【技术实现步骤摘要】
一种抗辐照三模冗余锁存器
[0001]本专利技术涉及一种抗辐照三模冗余锁存器，属于专用集成电路抗辐照设计领域。
技术介绍
[0002]在恶劣的空间环境中使用电子元件会带来许多可靠性挑战，空间CMOS集成电路故障的主要原因之一是辐射感应效应，可分为总剂量效应(Total Ionizing Dose)和单粒子效应(Single Event Effect)。先进的纳米级工艺技术对总剂量效应的耐受性更强，但随着工艺技术的提升，系统复杂性不断增加，单粒子效应导致的错误率随之增加。单粒子效应主要包括单粒子脉冲SET(Single Event Transient)与单粒子翻转SEU(Single Event Upset)。单粒子脉冲SET是当入射粒子在栅极敏感区域沉积足够电荷时，在组合栅极输出处产生的电压毛刺。这些集合可能会传播到顺序单元，并最终导致存储逻辑值的翻转，称为单粒子翻转SEU。单粒子翻转SEU可被分为单点翻转SNU(Single Node Upset)、双点翻转DNU(Double Node Upset)、CLK信号翻转。由于...
【技术保护点】
【技术特征摘要】
1.一种锁存器，其特征在于，所述锁存器包括：第一传输门(101)、第二传输门(102)、DELAY延时单元(103)、第一反相器(104)、第二反相器(105)、第三反相器(106)和增加泄放通路的C单元(107)；所述第一传输门(101)的输入端为所述锁存器输入端，输出端与所述第二传输门(102)的输入端、所述DELAY延时单元(103)的输入端及所述增加泄放通路的C单元(107)相连；所述第一传输门(101)的P管控制极与N管控制极分别接时钟反信号CLKN与时钟信号CLK；所述第二传输门(102)的输入端与所述第一传输门(101)的输出端、所述DELAY延时单元(103)的输入端及所述增加泄放通路的C单元(107)其中一个输入端相连；所述第二传输门(102)的输出端与所述第一反相器(104)的输出端相连；所述第二传输门(102)的P管控制极与N管控制极分别接时钟信号CLK与时钟反信号CLKN；所述DELAY延时单元(103)的输入端与所述第一传输门(101)的输出端、第二传输门(102)的输入端相连，所述DELAY延时单元(103)的输出端与所述增加泄放通路的C单元(107)的另一输入端相连；所述增加泄放通路的C单元(107)的输出端与所述第一反相器(104)的输入端、所述第二反相器(105)的输入端及所述第三反相器(106)的输出端相连，并作为所述锁存器的输出端；所述第二反相器(105)的输出端与所述第三反相器(106)的输入端相连，其输入输出互连，组成保持电路。2.根据权利要求1所述的锁存器，其特征在于，所述增加泄放通路的C单元(107)的内部包括：两个PMOS管和两个NMOS管；在所述两个PMOS管源漏连接处再接一个泄放PMOS管漏端作为泄放通路，在所述两个NMOS管的源漏连接处再接一个泄放NMOS管漏端作为泄放通路；所述泄放PMOS管的源端接GND，栅端与所述泄放通路NMOS管的栅端相连，所述泄放NMOS管的源端接VDD。3.根据权利要求2所述的锁存器，其特征在于，针对CLK信号短时间发生翻转：若在CLK高电平、CLKN低电平时，所述第一传输门(101)关闭，所述第二传输门(102)导通，数据锁存；若单粒子效应导致CLK短时间翻转为透明状态，所述DELAY延时单元(103)与所述增加泄放通路的C单元(107)组合，错误数据脉冲不能通过；若在CLK低电平、CLKN高电平时，所述第一传输门(101)导通，所述第二传输门(102)关闭，数据透明；若单粒子效应导致CLK短时间翻转为锁存状态，数据被错误锁存，错误数据脉冲过短，所述增加泄放通路的C单元(107)两输入端不同，错误数据不能通过。4.根据权利要求2所述的锁存器，其特征在于，针对单点翻转SNU，若单粒子脉冲发生在锁存器内部，电荷通过两个所述泄放通路泄放。5.根据权利要求2所述的锁存器，其特征在于，针对单点翻转SNU，若单粒子脉冲发生在输入端，若输入正常数据信号不影响数据输出，若输入脉宽为400ps及以下的脉冲信号则所述增加泄放通路的C单元(107)输出呈高阻态，错误翻转信号不能通过锁存器，在锁存器中被过滤掉。6.一种冗余表决电路，其特征在于，所述冗余表决电路包括：第一晶体管级表决电路、第二晶体管级表决电路和保护门电路；所述第一晶体管级表决电路和第二晶体管级表决电路的结构相同，两者并联，输入端接输入信号，输出端连接所述保护...
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