一种防护阵列及超导芯片制造技术

本发明专利技术提供一种防护阵列及超导芯片，包括：设置于超导电路区域的外围的第一防护子阵列及第二防护子阵列，第一防护子阵列设置于第二防护子阵列内侧；第一防护子阵列与第二防护子阵列均包括若干个防护结构，第一防护子阵列与第二防护子阵列中的防护结构均间隔排列，且第一防护子阵列中的防护结构与第二防护子阵列中的防护结构交错排布。本发明专利技术在现有的单层方角形防护阵列基础上使用圆角结构以及双层结构，增加了可俘获的磁通涡旋数，降低了中心超导器件对非样品信号磁通俘获的概率，有效阻止了磁通进入到超导电路中。止了磁通进入到超导电路中。止了磁通进入到超导电路中。

【技术实现步骤摘要】
一种防护阵列及超导芯片


[0001]本专利技术涉及超导量子
，特别是涉及一种防护阵列及超导芯片。

技术介绍

[0002]与半导体CMOS集成电路相比，超导电路具有极高的能量效率执行逻辑操作。然而，由于超导电路(如超导单磁通量子电路，single flux quantum，SFQ)使用磁通量子作为信息载体，使得超导电路对外部磁通量非常敏感。超导电路特有的问题之一是磁通俘获，随着温度降低至临界温度，超导性的区域开始出现；温度进一步降低，这些区域变得更大，超导区域开始连接起来。然而，随着超导区域的连接，一些正常区域将被完全包围，形成了磁通涡旋；被困在超导薄膜中的磁通涡旋与周围的超导电路发生磁性相互作用，从而影响超导电路的逻辑计算。例如磁通涡旋自身的磁场会使超导电路产生感应电流，进而抬高超导电路的工作电流，甚至可能会使超导电路失超。Yuri Polyakov团队提出磁通涡旋可以通过两种不同的机制影响超导电路：直接穿透约瑟夫森结，或与磁敏SFQ电路耦合。第一种机制将显著降低约瑟夫森结的临界电流，第二种机制将影响超导电路的逻辑操作。
[0003]针对这种情况，一种名为堑的结构(防护结构moat)于1983年被提出，它是一种在超导电路周围的平面上布置的矩形凹槽，为磁通俘获提供了首选位置，将多个moat围绕在一个或多个超导电路的周围上，能显著降低超导电路中磁通俘获的概率，提高超导电路的阈值磁场，进而改善电路性能。实验证明，在mG量级的磁场中，防护结构的使用可以将SQUID对磁通俘获的敏感性降低至少几个数量级，并且如果将多个防护结构进行拼接，形成连续环绕在超导电路周围一圈的连续型防护结构，能达到更好的保护效果。
[0004]目前现有的防护结构有以下缺点：
[0005](1)连续环绕排列的防护结构虽然比间隔环绕排列的防护结构可以更有效阻止磁通涡旋进入超导电路，但考虑到超导电路需要与外部连接以及超导电流通过等因素，故仍需要让防护结构由连续环绕排列变为间隔环绕排列，即多个moat按一定间隔环绕超导电路分布，但这样会使部分磁通涡旋可以穿过moat之间的间隙到达超导电路中，进而降低阈值磁场。为了减少上述磁通涡旋穿过间隙进入超导电路的情况，则需要减小间隙，但间隙的减小会使传输电流时间隙处的电流密度增大，从而可能导致局部失超。
[0006](2)俘获磁通涡旋后的防护结构会与超导电路耦合，影响超导电路性能(例如使SQUID的磁通调制曲线产生偏移)。因此需要使防护结构远离超导电路，而为了保持防护结构之间的间距不随之发生变化，则需要增大防护结构的面积，这样会增加防护结构占用的芯片面积，对于超导电路的高集成度趋势来说是不利的。
[0007](3)目前现有的防护结构采用方角结构，防护结构吸收磁通涡旋后，其周围会产生超导电流，而在其边角处会发生电流汇聚并提高该处电流密度，使防护结构吸收磁通涡旋后容易出现边角处局部失超，从而降低防护结构可容纳的磁通涡旋个数，减弱对超导电路的保护效果。
[0008]因此，如何解决现有的超导电路中的防护结构导致的局部失超、占用面积大且保
μm。
[0022]可选地，所述防护结构露出接地层。
[0023]本专利技术还提供一种超导芯片，包括：超导电路及如上述所述的防护阵列；
[0024]所述超导电路设置在所述超导电路区域内；所述超导电路区域的外围至少绕设有一组所述防护阵列，用于阻止磁通涡旋进入超导电路。。
[0025]如上所述，本专利技术提供的一种防护阵列及超导芯片，具有以下有益效果：
[0026]1，本专利技术的防护阵列及超导芯片，在现有的单层方角防护阵列基础上拓展成双层结构，增加了可俘获的磁通涡旋数，提高了超导器件对磁通俘获的敏感性，有效阻止了磁通进入到超导电路中，同时减少捕获磁通涡旋后的防护阵列耦合到超导电路中的磁通量，进而提高了超导电路的阈值磁场，进一步减少了磁通涡旋对于超导电路运行的干扰，最终改善了超导电路性能。
[0027]2，本专利技术的防护阵列提供的圆角结构，能有效的解决设置间隔环绕排列的若干防护结构时带来的局部失超问题，有助于减小磁通涡旋对高集成超导电路的影响，并为超导电路的稳定性设计提供新的解决方案。
[0028]3，本专利技术的防护阵列结构简单、制备容易，在超导电路中占用的面积较小，能极大程度的提升超导芯片的制造集成度。
附图说明
[0029]图1显示为本专利技术的第一种防护阵列的结构示意图。
[0030]图2显示为图1的防护阵列阻挡磁通涡旋的示意图。
[0031]图3显示为图2中A部分的局部放大图。
[0032]图4显示为本专利技术的第二种防护阵列的结构示意图。
[0033]图5显示为图1的防护结构吸收磁通涡旋的示意图。
[0034]图6显示为图4的防护结构吸收磁通涡旋的示意图。
[0035]图7显示为本专利技术的第三种防护阵列的结构示意图。
[0036]图8显示为图6的防护结构中磁通涡旋移动路径的示意图。
[0037]图9显示为第三种防护阵列的又一种结构示意图。
[0038]图10显示为图8的防护结构中磁通涡旋移动路径的示意图。
[0039]图11显示为第三种防护阵列的再一种结构示意图。
[0040]图12显示为图10的防护结构中磁通涡旋移动路径的示意图。
[0041]图13显示为本专利技术的第四种防护阵列的结构示意图。
[0042]图14显示为图12的防护阵列阻挡磁通涡旋的示意图。
[0043]图15显示为图14中B部分的局部放大图。
[0044]图16显示为不同的防护结构的防护效果的曲线图。
[0045]元件标号说明
[0046]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
超导电路区域
[0047]21
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第一防护子阵列
[0048]211
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第一防护结构
[0049]22
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第二防护子阵列
[0050]221
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第二防护结构
[0051]31
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第一防护子阵列
[0052]311
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第一防护结构
[0053]32
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第二防护子阵列
[0054]321
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第二防护结构
[0055]41
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第一防护结构
[0056]411
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第一凹槽...

【技术保护点】

【技术特征摘要】
1.一种防护阵列，用于超导电路的磁通防护，其特征在于，所述防护阵列至少包括：环绕于超导电路区域的外围的第一防护子阵列及第二防护子阵列，所述第一防护子阵列设置于所述第二防护子阵列内侧；所述第一防护子阵列与所述第二防护子阵列均包括若干个防护结构，所述第一防护子阵列与所述第二防护子阵列中的防护结构均间隔排列，且所述第一防护子阵列中的防护结构与所述第二防护子阵列中的防护结构交错排布。2.根据权利要求1所述的防护阵列，其特征在于：各防护结构为设置在超导
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绝缘
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超导三层结构中的矩形凹槽；所述凹槽深度大于等于所述超导
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绝缘
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超导三层结构中最底层的超导层的深度；所述凹槽的边角设置为直角或者圆角。3.根据权利要求2所述的防护阵列，其特征在于：所述防护结构的开口的长设置为400nm～600nm，宽设置为150nm～450nm；所述第一防护子阵列中的防护结构与所述第二防护子阵列中的防护结构在宽度方向上的间距设置为200nm～400nm；所述第一防护子阵列与所述第二防护子阵列的各防护结构之间的间隔距离设置为300nm～500nm；其中，所述防护结构的长度方向平行于各防护结构的排布方向。4.根据权利要求1所述的防护阵列，其特征在于：各防护结构均包括第一凹槽和第二凹槽；所述第一凹槽的开口和第二凹槽的开口均设置为矩形，且所述矩形的边角设置为直角或圆角；各第一凹槽沿着各防护结构的排布方向设置；各防护结构中的所述第二凹槽垂直所述第一凹槽，且所述第二凹槽与所述第一凹槽贯通；所述第一防护子阵列中的各第二凹槽与所述第二防护子阵列中对应的第二凹槽的朝向相对。5.根据权利要求...

【专利技术属性】
技术研发人员：陈垒，吴光庭，潘银萍，任洁，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：