一种高叠层精度LTCC电路基板的制作方法技术

本发明专利技术公开了一种高叠层精度LTCC电路基板的制作方法，包括以下步骤：在叠层工序中，设置平面载台用于放置隔离膜和生瓷片，该载台放置于绝缘台面上；使用胶带将隔离膜固定在载台上，将第一张生瓷片的瓷面朝下与隔离膜对位后，利用静电发生器产生的静电将生瓷片吸附于隔离膜上；去掉生瓷片的背膜，此时生瓷片依靠静电吸附抑制形变，随后将其余生瓷片按照同样方法依次产生静电、对位、去除背膜，完成叠层；将胶带撕除，对堆叠完成的多层电路生瓷坯体侧壁进行点胶固定；使用真空包封袋将生瓷堆叠体及隔离膜包封后进行热压，通过共烧工艺完成LTCC电路基板的共烧处理，实现LTCC电路基板高叠层精度和提高LTCC电路基板的性能。叠层精度和提高LTCC电路基板的性能。叠层精度和提高LTCC电路基板的性能。

【技术实现步骤摘要】
一种高叠层精度LTCC电路基板的制作方法


[0001]本专利技术涉及LTCC基板领域，尤其涉及一种高叠层精度LTCC电路基板的制作方法。

技术介绍

[0002]LTCC(低温共烧陶瓷)技术是一种高密度、多层布线的电路基板及封装技术，该技术利用机械或者激光打孔、通孔金属化、导体印刷、叠层、压合及烧结工艺，实现电路基板的制作。LTCC技术可以将无源元件形成于电路基板内部，并结合有源器件的表面贴装工艺，实现高密度、高集成度组件的制作，是未来电子器件集成化、模块化的首选方式。
[0003]LTCC基板的叠层过程是一个对精度要求很高的过程。单层生瓷片制作完成通孔金属化和精密走线印刷后，带有电路图形的生瓷片变得较为脆弱，尤其在去掉背膜的约束后，生瓷片会自由收缩从而产生变形，后续单层生瓷片的加工及搬运的过程加剧了生瓷片的变形量，导致叠层过程中生瓷片层间对位偏差增大，最终影响基板的电性能。同时在基板的后续组装过程中，基板层间的对位精度偏差会增大信号的传输损耗，影响组件的电性能。
[0004]现阶段，控制基板叠层精度的方法主要有两种：
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【技术保护点】

【技术特征摘要】
1.一种高叠层精度LTCC电路基板的制作方法，其特征在于，包括以下步骤：步骤一：在叠层工序中，设置平面载台用于放置隔离膜和生瓷片，该载台放置于绝缘台面上；步骤二：使用胶带将隔离膜固定在载台上，将第一张生瓷片的瓷面朝下与隔离膜对位后，利用静电发生器产生的静电将生瓷片吸附于隔离膜上；步骤三：去掉步骤二中生瓷片的背膜，此时生瓷片依靠静电吸附抑制形变，随后将其余生瓷片进行产生静电、对位、去除背膜，完成叠层；步骤四：将步骤二中的胶带撕除，对步骤三中堆叠完成的多层电路生瓷坯体侧壁进行点胶固定；步骤五：使用真空包封袋将步骤四中生瓷堆叠体及隔离膜包封后进行热压、烧结，完成高叠层精度LTCC电路基板的制作。2.如权利要求1所述的高叠层精度LTCC电路基板的制作方法，其特征在于，步骤一中，平面载台尺寸大于隔离膜尺寸，隔离膜尺寸不小于生瓷片尺寸。3.如权利要求1所述的高叠层精度LTCC电路基板的制作方法，其特征在于，步骤二中，静电发生器的输出端长度大于隔离膜的尺寸，输出端在隔离膜和生瓷片上方移动时，移动的区域覆盖隔离膜和生瓷片的表面。4.如权利要求1所述的高叠层精度LTCC电路基板的制作方法，其特征在于，步骤二中，静...

【专利技术属性】
技术研发人员：李姗泽，林先其，王平，苏一洪，杨士成，徐美娟，王婷婷，贾旭洲，曲媛，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：