一种基于可布线性的重映射方法及集成电路技术

本申请公开一种基于可布线性的重映射方法及集成电路，包括以下步骤：对整个网表进行全局布局；对整个网表进行全局布线；提取布线拥塞的子网表；对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；对重写后子网表进行增量式全局布局；对重写后子网表进行增量式全局布线。通过如此设计能够缓解局部拥塞，提高可布线性。通过最小化拥塞，还可以改善时间。将拥塞最小化集成到面积和时延指标中，权衡了面积、时延和拥塞最小化之间的影响，在不破坏时延约束的情况下降低了拥塞，并且只有极少部分的面积增加。并且只有极少部分的面积增加。并且只有极少部分的面积增加。

【技术实现步骤摘要】
一种基于可布线性的重映射方法及集成电路


[0001]本申请涉及集成电路的
，具体地涉及一种基于可布线性的重映射方法及集成电路。

技术介绍

[0002]对于VLSI(超大规模集成)级的数字电路设计工艺而言，设计者常常采用计算机辅助技术。已开发了诸如硬件描述语言(HDL)的标准语言来描述数字电路，以辅助复杂数字电路的设计和模拟。诸如VHDL和Verilog的多种硬件描述语言已逐渐成为行业标准。VHDL和Verilog是通用硬件描述语言，其允许使用抽象数据类型来定义芯片原始级、寄存器传输级(RTL)或行为级的硬件模型。随着器件工艺继续进步，已开发了各种产品设计工具以使HDL适合用于新的器件和设计风格。
[0003]在利用HDL代码设计集成电路时，首先编写代码，并由HDL编译器对所编写的代码进行编译。HDL源代码在某一层描述电路元件，且编译程序通过所述编译而产生RTL网表(nestlist)。RTL网表由多个RTL对象或组件以及多个网络(net)(该网络为所述组件之间的信号连接)构成。所述RTL网表通常是与技术无关的网表，因为其与特定厂商的集成电路(例如，现场可编程门阵列(FPGA)或专用集成电路(ASIC))的技术或架构无关。所述RTL网表对应于电路元件的示意性表示(与行为表示相比)。然后执行映射操作，以从与技术无关的RTL网表转换到可以用来创建厂商技术或架构中的电路的技术专用网表，所述映射操作包括对实例(instance)进行布局以及对互连(interconnection)进行布线，以使得电路满足给定的时序、间隔和功率约束。
[0004]电子设计自动化(EDA)软件工具提供了与集成电路(IC)的设计、仿真、分析、验证和制造有关的各种功能。计算速度和能力以及存储器容量的进步减少了完成这类功能所需的时间。同时，增加的设计复杂性(器件的数量以及器件之间的互连)和更快的设计周期，使得IC设计人员更加依赖EDA软件工具来生产能够在满足上市时间目标的同时正确执行的IC布图。
[0005]工艺映射使用工艺库(标准单元库)中提供的逻辑单元，实现设计的内部表示，即设计会被映射到目标工艺。在映射过程中，还必须满足时序、面积和功耗的约束，执行一些局部的优化。工艺映射是连接EDA前端和后端的重要步骤，通过工艺映射，我们才能真正将逻辑电路转换为实际使用的物理电路。传统的工艺映射一般包含三个步骤，节点的切割及切割方程计算、布尔匹配和覆盖，其中布尔匹配步骤产生解空间，是至关重要的一步。
[0006]传统的工艺映射在选择最佳的布尔匹配时只考虑了时延和面积的约束，而没有考虑可布线性(拥塞度)。在后续的布局布线阶段可布线性起到至关重要的作用。如何避免相隔很远的两个单元被连接到一起，从而提高布线资源的利用率是亟需解决的技术问题。
[0007]本
技术介绍
描述的内容仅为了便于了解本领域的相关技术，不视作对现有技术的承认。

技术实现思路

[0008]因此，本专利技术实施例提供一种工艺映射方法可以缓解局部拥塞，提高可布线性，提高布线资源利用率。
[0009]在第一方面，本专利技术实施例提供了一种基于可布线性的重映射方法，其特征在于，包括以下步骤：对整个网表进行全局布局；对整个网表进行全局布线；提取布线拥塞的子网表；对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；对重写后子网表进行增量式全局布局；对重写后子网表进行增量式全局布线。
[0010]可选的，在所述增量式全局布线步骤后判断是否存在布线拥塞的子网表。
[0011]可选的，所述增量式重映射，包括以下步骤：输入一个拥塞的子网表；
[0012]将所述拥塞的子网表分解为与非图；对所述与非图进行可布线性驱动的工艺映射，形成新网表；返回所述新网表。
[0013]可选的，将所述拥塞的子网表分解为与非图，包括如下步骤：对节点进行拓扑排序；对拓扑序列中的每一个节点执行规定操作；判断当前节点是否为最后一个节点；判断当前节点是否只有两个输入；取出当前节点的两个输入并将其分解生成新的节点；将所述新节点的输出连接到所述当前节点上；计算所述新节点的位置。
[0014]可选的，重复执行权利要求4中所述步骤至所述当前节点只有两个输入。
[0015]可选的，所述可布线性驱动的工艺映射，包括如下步骤：自底向上计算节点的切割；计算所述切割的真值表；自底向上遍历每一个节点；判断当前节点是否为最后一个节点；遍历当前节点的每一个切割；判断当前切割是否为最后一个切割；遍历与所述当前切割真值表相匹配的每一个门；判断当前匹配门是否为最后一个相匹配的门；计算当前匹配门的坐标；计算当前匹配门的面积和到达时间；更新所述当前节点的面积和时延匹配门；自顶向下选择每个节点的匹配门以覆盖整个网表。
[0016]可选的，其特征在于，所述匹配门的坐标通过所述匹配门的扇入连接对象与扇出连接对象的重心获得；所述扇入连接对象为扇入节点的匹配门；所述扇出连接对象为扇出节点。可选的，匹配门的总面积为匹配门的面积与线长面积之和乘一个系数；所述匹配门的面积为当前匹配门及其扇入节点的匹配门的面积之和除以扇出节点数；所述线长面积为扇入节点的匹配门与当前匹配门之间的距离与扇入节点的线长面积之和，除以扇出个数。
[0017]可选的，匹配门达到时间包括：所述匹配门输入引脚的到达时间与所述匹配门输出引脚的到达时间；所述输入引脚的到达时间通过输入引脚连接的扇入节点的到达时间以及线的时延获得；所述输出引脚的到达时间通过输入引脚的到达时间以及输入引脚到输出引脚的时延获得。
[0018]在本专利技术实施例中，在第二方面，本专利技术实施例提供了一种集成电路，其特征在于，所述集成电路被配置为在执行工艺映射操作时使用权利要求1
‑
9中任一所述的方法。
[0019]本专利技术实施例的其他可选特征和技术效果一部分在下文描述，一部分可通过阅读本文而明白。
附图说明
[0020]以下，结合附图来详细说明本专利技术的实施例，所示出的元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
[0021]图1示出了一种现有技术的用于设计集成电路的布线方法实的示意图；
[0022]图2示出了一种可以实施本专利技术实施例的布线方法的流程示意图；
[0023]图3示出了一种可以实施本专利技术实施例的增量式重映射方法的流程示意图；
[0024]图4示出了一种可以实施本专利技术实施例的将网表分解为与非图方法的流程示意图；
[0025]图5示出了一种可以实施本专利技术实施例的可布线性的工艺映射方法的流程示意图；
[0026]图6a示出了一种可以实施本专利技术实施例的基于面积最小的工艺映射方法的示意图；
[0027]图6b示出了一种可以实施本专利技术实施例的基于重映射方法的示意图。
具体实施方式
[0028]为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本专利技术做进一步详细说明。在此，本专利技术的示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于可布线性的重映射方法，其特征在于，包括以下步骤：对整个网表进行全局布局；对整个网表进行全局布线；提取布线拥塞的子网表；对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；对重写后子网表进行增量式全局布局；对重写后子网表进行增量式全局布线。2.根据权利要求1所述的基于可布线性的重映射方法，其特征在于，在所述增量式全局布线步骤后判断是否存在布线拥塞的子网表。3.根据权利要求1所述的基于可布线性的重映射方法，其特征在于，所述增量式重映射，包括以下步骤：输入一个拥塞的子网表；将所述拥塞的子网表分解为与非图；对所述与非图进行可布线性驱动的工艺映射，形成新网表；返回所述新网表。4.根据权利要求3所述的基于可布线性的重映射方法，其特征在于，将所述拥塞的子网表分解为与非图，包括如下步骤：对节点进行拓扑排序；对拓扑序列中的每一个节点执行规定操作；判断当前节点是否为最后一个节点；判断当前节点是否只有两个输入；取出当前节点的两个输入并将其分解生成新的节点；将所述新节点的输出连接到所述当前节点上；计算所述新节点的位置。5.根据权利要求4所述的基于可布线性的重映射方法，其特征在于，重复执行权利要求4中所述步骤至所述当前节点只有两个输入。6.根据权利要求3所述的基于可布线性的重映射方法，其特征在于，所述可布线性驱动的工艺映射，包括如下步骤：自底向上计算节点的切割；计算所述切割的真值表；自底向上遍历每一个节点；判断当...

【专利技术属性】
技术研发人员：周依婷，顾正华，
申请(专利权)人：上海立芯软件科技有限公司，
类型：发明
国别省市：