卷积加速器、卷积处理方法、芯片及电子设备技术

本公开提出一种卷积加速器、卷积处理方法、芯片及电子设备，其中并行度为M的卷积加速器包括：P个卷积核运算模块；M个锁存器组，每个锁存器组包括N个锁存器，每个锁存器包括多个锁存单元；P个读地址译码电路组，每个读地址译码电路组对应一个卷积核运算模块；各锁存单元用于存储权重数据；P个读地址译码电路组分别用于从各锁存单元中获取权重数据，并将权重数据发送至对应的卷积核运算模块；P个卷积核运算模块分别用于获取图数据，并对图数据和对应的读地址译码电路组发送的权重数据进行运算。采用锁存器存储权重数据，降低了后端的布局布线的难度，且读锁存器的功耗远低于读SRAM的功耗，从而降低了卷积处理过程的功耗。从而降低了卷积处理过程的功耗。从而降低了卷积处理过程的功耗。

【技术实现步骤摘要】
卷积加速器、卷积处理方法、芯片及电子设备


[0001]本公开涉及集成电路
，尤其涉及一种卷积加速器、卷积处理方法、芯片及电子设备。

技术介绍

[0002]卷积神经网络在人工智能应用中具有极大的潜力，应用这种算法时需要克服极大的计算处理需求，这也就要求进行卷积运算的卷积加速器具有高并行度。高并行度的卷积加速器中weight(权重)数据供数需要很大的位宽。
[0003]相关技术的卷积加速器中，用于权重数据供数的weight buffer(权重缓冲器)，通常采用SRAM(Static Random Access Memory，静态随机存取存储器)实现，为了实现大位宽供数，需要多块SRAM拼接，这就会导致后端的布局布线的难度大，且读SRAM的功耗较大，造成卷积处理过程的功耗偏大。

技术实现思路

[0004]本公开旨在至少在一定程度上解决相关技术中的技术问题之一。
[0005]本公开提出一种卷积加速器，以解决相关技术中的卷积加速器的后端布局布线的难度大，卷积处理过程的功耗偏大的问题。
[0006]根据本公开的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种卷积加速器，其特征在于，所述卷积加速器的并行度为M，所述卷积加速器包括：P个卷积核运算模块；M个锁存器组，每个所述锁存器组包括N个锁存器，每个所述锁存器包括多个锁存单元；P个读地址译码电路组，每个所述读地址译码电路组对应一个所述卷积核运算模块；M、N、P分别为大于或等于1的整数；其中：各所述锁存单元用于存储权重数据；P个所述读地址译码电路组分别用于从各所述锁存单元中获取所述权重数据，并将所述权重数据发送至对应的所述卷积核运算模块；P个所述卷积核运算模块分别用于获取图数据，并对所述图数据和对应的所述读地址译码电路组发送的所述权重数据进行运算。2.根据权利要求1所述的卷积加速器，其特征在于，每个所述读地址译码电路组包括M*N个读地址译码电路，每个所述读地址译码电路组包括的各所述读地址译码电路各自对应一个所述锁存器；各所述读地址译码电路，用于从对应的所述锁存器包括的锁存单元中获取所述权重数据，并将获取的所述权重数据发送至对应的所述卷积核运算模块。3.根据权利要求2所述的卷积加速器，其特征在于，每个所述卷积核运算模块包括读地址寄存器和读数据寄存器；每个所述卷积核运算模块包括的所述读地址寄存器，用于向对应的所述读地址译码电路组包括的所述读地址译码电路发送读地址；各所述读地址译码电路，具体用于对获取的所述读地址进行译码，得到译码结果，并根据所述译码结果从对应的所述锁存器包括的各所述锁存单元中确定目标锁存单元，并读取所述目标锁存单元中的所述权重数据，以及将读取的所述权重数据发送至对应的所述卷积核运算模块包括的所述读数据寄存器；每个所述卷积核运算模块包括的所述读数据寄存器，用于存储对应的所述读地址译码电路组包括的所述读地址译码电路发送的所述权重数据。4.根据权利要求3所述的卷积加速器，其特征在于，所述读地址译码电路对应的所述锁存器中的各所述锁存单元至对应的所述卷积核运算模块中的所述读数据寄存器之间的路径为Q个时钟周期的路径，其中Q为大于1的整数；P个所述读地址译码电路组分别用于在加载各所述锁存器至少Q+1个时钟周期之后，从各所述锁存单元中获取所述权重数据。5.根据权利要求1
‑
4中任一项所述的卷积加速器，其特征在于，在P为大于1的整数的情况下，不同的卷积核运算模块获取的所述图数据，为将同一特征图切分为多个子特征图后的不同子特征图。6.一种卷积处理方法，其特征在于，应用于并行度为M的卷积加速器，所述卷积加速器包括：P个卷积核运算模块；M个锁存器组，每个所述锁存器组包括N个锁存器，每个所述锁存器包括多个锁存单元；P个读地址译码电路...

【专利技术属性】
技术研发人员：靳馥华，孙猛，梁喆，马振强，胡文静，
申请(专利权)人：爱芯元智半导体上海有限公司，
类型：发明
国别省市：