一种忆阻555定时器电路制造技术

本发明专利技术公开了一种忆阻555定时器电路。电路中有4个输入端口(IN1、IN2、RESET、CONT)，2个输出端口(V

【技术实现步骤摘要】
一种忆阻555定时器电路


[0001]本专利技术属于电路设计
，具体涉及一种采用忆阻SR锁存器结构为核心来构建555定时器电路。

技术介绍

[0002]忆阻器自1971年被提出以来已经发展多年，忆阻器实现的电路可以兼具存算功能，被认为是替代硅基芯片的有力竞争者。作为一种新型的纳米器件，忆阻器由于其功耗低，非易失性和开关阈值性等优点多个领域特别是数字逻辑电路方向受到了广泛关注。锁存器通常在稳定的电源供应下完成各种逻辑功能，断电后数据就会丢失，如果需要存储数据，则需要在断电之前将数据存储在其他的存储单元中，但是由于忆阻器是一种非易失性器件，可以同时实现逻辑运算和数据存储功能，十分适合用于新型锁存器电路的设计中。而且由于忆阻器可以与CMOS完美兼容，忆阻器
‑
CMOS混合电路的设计也是热门研究方向之一。

技术实现思路

[0003]针对传统的555定时器整体电路的面积大，整体电路器件的数量多的问题。本专利技术目的在于利用忆阻器和CMOS晶体管设计一个忆阻SR锁存器，并以其为核心构建了忆阻555定时器，电路结构更加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种忆阻555定时器电路，包括：分压模块、比较模块、控制模块、输出模块，其特征在于，还包括：忆阻SR锁存器模块；所述分压模块连接所述比较模块；所述比较模块连接所述忆阻SR锁存器模块；所述比较模块连接所述控制模块；所述忆阻SR锁存器模块连接所述控制模块；所述控制模块连接所述输出模块；所述忆阻SR锁存器模块包括第四忆阻器M4、第五忆阻器M5、第一模拟电压比较器C1、第二模拟电压比较器C2、第一直流电压V1、第二直流电压V2、第三反相器N3、第二忆阻或逻辑运算单元G2、第一nmos管T1、第二nmos管T2、第三nmos管T3、第四nmos管T4、第一pmos管T5；所述第二忆阻或逻辑运算单元G2的第一输入端与所述第一nmos管T1的栅极相连，作为所述忆阻SR锁存器模块的输入端V
S
；所述第二忆阻或逻辑运算单元G2的第二输入端与所述第二nmos管T2的栅极相连，作为所述忆阻SR锁存器模块的输入端V
R
；所述第一pmos管T5的源极接第一直流电压V1，所述第一pmos管T5的漏极接第三反相器N3的输出端，所述第一pmos管T5的漏极接第四忆阻器M4的反向输入端；所述第三反相器N3的输入端接所述第四nmos管T4的漏极；所述第四忆阻器M4的正向输入端接所述第五忆阻器M5的正向输入端，所述第四忆阻器M4的正向输入端接第三nmos管T3的源极，所述第四忆阻器M4的正向输入端接第四nmos管T4的源极，所述第四忆阻器M4的正向输入端作为所述忆阻SR锁存器模块的输出端V
SR
；所述第三nmos管T3的漏极接所述第一nmos管T1的源极，所述第三nmos管T3的漏极接第二nmos管T2的漏极；所述第二nmos管T2的源极接地；所述第一nmos管T1的漏极接第二直流电压V2；所述第五忆阻器M5的反向输入端接地。2.如权利要求1所述的一种忆阻555定时器电路，其特征在于，所述分压模块包括：第一忆阻器M1、第二忆阻器M2、第三忆阻器M3、第三直流电压V
cc
；所述第一忆阻器M1的正向输入端接第三直流电压V
cc
；所述第一忆阻器M1的反向输入端连接第二忆阻器M2的正向输入端，所述第一忆阻器M1的反向输入端作为分压模块的输出端V
M1
；所述第二忆阻器M2的反向输入端连接第三忆阻器M3的正向输入端，所述第二忆阻器M2的反向输入端作为分压模块的输出端V
M2
；所述第三忆阻器M3的反向输入端接地。3.如权利要求2所述的一种忆阻555定时器电路，其特征在于，所述比较模块包括：阈值电压输入...

【专利技术属性】
技术研发人员：林弥，张贵鹏，饶历，徐超，周张志，王煜博，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：