通信方法及装置、通信总线电路、控制柜和可读存储介质制造方法及图纸

本发明专利技术提出了一种通信方法及装置、通信总线电路、控制柜和可读存储介质。通信方法包括：应用于串行总线，串行总线包括主通信芯片和至少一个从通信芯片，通信方法包括：降低串行总线的时钟信号的占空比，得到目标时钟信号；根据目标时钟信号控制串行总线进行通信，以使主通信芯片和至少一个从通信芯片的数据收发频率保持一致。率保持一致。率保持一致。

【技术实现步骤摘要】
通信方法及装置、通信总线电路、控制柜和可读存储介质


[0001]本专利技术涉及机器人
，具体而言，涉及一种通信方法及装置、通信总线电路、控制柜和可读存储介质。

技术介绍

[0002]在同步串行总线进行通信的过程中，主通信芯片与从通信芯片之间往往设置有较长的PCB(Printed Circuit Board，印制电路板)走线，并且，为保证通信质量，需要在主通信芯片与从通信芯片之间设置缓冲器、滤波器等信号处理装置。然而，较多的信号处理装置以及PCB走线会导致通信的时序信号发生延迟，从而使得串行总线的MISO(Master Input Slave Output，主输入从输出)信号的建立时间不足而无法正确地被主通信芯片锁存，降低了串行总线的通信速率。

技术实现思路

[0003]本专利技术旨在至少解决现有技术或相关技术中存在的技术问题之一。
[0004]为此，本专利技术的第一个方面在于提出一种通信方法。
[0005]本专利技术的第二个方面在于提出一种通信装置。
[0006]本专利技术的第三个方面在于提出另一种通信装置。
[0007]本专利技术的第四个方面在于提出一种通信总线电路。
[0008]本专利技术的第五个方面在于提出一种控制柜。
[0009]本专利技术的第六个方面在于提出一种可读存储介质。
[0010]有鉴于此，根据本专利技术的一个方面，提出了一种通信方法，该方法应用于串行总线，串行总线包括主通信芯片和至少一个从通信芯片，通信方法包括：降低串行总线的时钟信号的占空比，得到目标时钟信号；根据目标时钟信号控制串行总线进行通信，以使主通信芯片和至少一个从通信芯片的数据收发频率保持一致。
[0011]本专利技术提供的通信方法的技术方案的执行主体可以为通信总线电路，还可以为通信装置，还可以根据实际使用需求进行确定，在此不作具体限定。为了更加清楚地描述本专利技术提供的通信方法，下面以通信方法的执行主体为通信装置进行说明。
[0012]本专利技术提供的通信方法，用于控制串行总线进行通信，以在串行总线的时序信号发生延迟时，在不改变串行总线内部电路结构的情况下，即在不减少串行总线内部的PCB走线、缓存器以及滤波器等结构的情况下，减小时序信号的延迟对串行总线通信的影响，提高串行总线的通信速率。
[0013]其中，上述串行总线具体可为同步串行总线，该串行总线包括至少一个从通信芯片以及一个主通信芯片。在实际的应用过程中，上述串行总线具体可为SPI(Serial Peripheral Interface，串行外设接口)总线、I2C(Inter
‑
Integrated Circuit)总线等需要时钟信号参与数据收发以及时序同步的同步串行总线，在此不作具体限制。
[0014]具体地，在本专利技术所提供的通信方法中，在通过同步串行总线进行通信的过程中，
通信装置对该串行总线的时钟信号在每个信号周期内的信号建立时间以及信号保持时间进行调整，从而减小时钟信号的占空比，得到目标时钟信号。在此基础上，通信装置再根据调整占空比后得到的目标时钟信号，控制串行总线中的从通信芯片以及主通信芯片进行同步通信，以使从通信芯片与主通信芯片的数据收发频率保持一致。这样，通过降低信号占空比后得到的目标时钟信号控制串行总线中的从通信芯片以及主通信芯片进行同步通信，一方面，在串行总线进行通信的时序信号发生延迟的情况下，保证了通信信号能够正确地被主通信芯片锁存，提高了串行总线的通信速率；另一方面，仅通过降低时钟信号的占空比来减小时序信号延迟对通信的影响，而无需对串行总线的内部结构进行调整，降低了串行总线的硬件成本。
[0015]根据本专利技术的上述通信方法，还可以具有以下附加技术特征：
[0016]在上述技术方案中，降低串行总线的时钟信号的占空比，包括：保持时钟信号的建立时间不变，减小时钟信号的保持时间，以减小时钟信号的占空比和信号周期。
[0017]在该技术方案中，在减小串行总线的时钟信号的占空比的过程中，具体可使时钟信号在每个时钟周期内的建立时间保持不变，而仅对时钟信号在每个时钟周期内的保持时间做减小处理。也即，保持时钟信号在每个时钟周期内的低电平时长不变，而仅减小时钟信号在每个信号周期内的高电平时长。如此，在减小时钟信号的占空比，即在减小时钟信号每个时钟周期内的高电平时长占整个时钟周期的时长占比的同时，对时钟信号的周期时长进行缩短，能够进一步降低时序信号延迟对通信的影响，从而提高了串行总线的通信速率。
[0018]在上述任一技术方案中，降低串行总线的时钟信号的占空比，包括：在保持时钟信号的信号周期不变的情况下，增加时钟信号的建立时间，并减小时钟信号的保持时间，以降低时钟信号的占空比。
[0019]在该技术方案中，在减小串行总线的时钟信号的占空比的过程中，具体可在维持时钟信号的周期时长不变的前提下，在延长时钟信号在每个时钟周期内的建立时间的同时，缩短时钟信号在每个时钟周期内的保持时间。也即，延长时钟信号在每个时钟周期内的低电平时长，以及缩短时钟信号在每个信号周期内的高电平时长。如此，对时钟信号的占空比进行减小，也即增加时钟信号每个时钟周期内的低电平时长占整个时钟周期的时长占比。这样，在串行总线进行通信的时序信号发生延迟的情况下，仍能够保证通信信号正确地被主通信芯片锁存，提高了串行总线的通信速率。
[0020]在上述任一技术方案中，降低串行总线的时钟信号的占空比，包括：减小时钟信号的信号周期，并增加时钟信号的建立时间，以及减小时钟信号的保持时间，以降低时钟信号的占空比。
[0021]在该技术方案中，在减小串行总线的时钟信号的占空比的过程中，具体可在减小时钟信号的周期时长的同时，延长时钟信号在每个时钟周期内的建立时间，以及缩短时钟信号在每个时钟周期内的保持时间。也即，在整体减小时钟信号的周期时长的前提下，延长时钟信号在每个时钟周期内的低电平时长，以及缩短时钟信号在每个信号周期内的高电平时长。如此，对时钟信号的占空比进行减小，也即增加时钟信号每个时钟周期内的低电平时长占整个时钟周期的时长占比的同时，对时钟信号的周期时长进行缩短，能够进一步降低时序信号延迟对通信的影响，从而提高了串行总线的通信速率。
[0022]根据本专利技术的第二个方面，提出了一种通信装置，该装置应用于串行总线，串行总
线包括主通信芯片和至少一个从通信芯片，通信装置包括：处理单元，用于降低串行总线的时钟信号的占空比，得到目标时钟信号；通信单元，用于根据目标时钟信号控制串行总线进行通信，以使主通信芯片和至少一个从通信芯片的数据收发频率保持一致。
[0023]本专利技术提供的通信装置，用于控制串行总线进行通信，以在串行总线的时序信号发生延迟时，在不改变串行总线内部电路结构的情况下，即在不减少串行总线内部的PCB走线、缓存器以及滤波器等结构的情况下，减小时序信号的延迟对串行总线通信的影响，提高串行总线的通信速率。
[0024]其中，上述串行总线具体可为同步串行总线，该串行总线包括至少一个从通信芯片以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种通信方法，其特征在于，应用于串行总线，所述串行总线包括主通信芯片和至少一个从通信芯片，所述通信方法包括：降低所述串行总线的时钟信号的占空比，得到目标时钟信号；根据所述目标时钟信号控制所述串行总线进行通信，以使所述主通信芯片和所述至少一个从通信芯片的数据收发频率保持一致。2.根据权利要求1所述的通信方法，其特征在于，所述降低所述串行总线的时钟信号的占空比，包括：保持所述时钟信号的建立时间不变，减小所述时钟信号的保持时间，以减小所述时钟信号的占空比和信号周期。3.根据权利要求1所述的通信方法，其特征在于，所述降低所述串行总线的时钟信号的占空比，包括：在保持所述时钟信号的信号周期不变的情况下，增加所述时钟信号的建立时间，并减小所述时钟信号的保持时间，以降低所述时钟信号的占空比。4.根据权利要求1至3中任一项所述的通信方法，其特征在于，所述降低所述串行总线的时钟信号的占空比，包括：减小所述时钟信号的信号周期，并增加所述时钟信号的建立时间，以及减小所述时钟信号的保持时间，以降低所述时钟信号的占空比。5.一种通信装置，其特征在于，应用于串行总线，所述串行总线包括主通信芯片和至少一个从通信芯片，所述通信装置包括：处理单元，用于降低所述串行总线的时钟信号的占空比，得到目标时钟信号；通信单元，用于根据所述目标时钟信号控制所述串行总线进行通信，以使所述主通信芯片和所述至少一个从通信芯片的数据收发频率保持一致...

【专利技术属性】
技术研发人员：陈陇飞，
申请(专利权)人：库卡机器人广东有限公司，
类型：发明
国别省市：