芯之间的超低损耗和高密度布线制造技术

本文公开的实施例包括封装芯。在实施例中，一种封装芯包括：第一层，其中，第一层包括玻璃。在实施例中，第二层在第一层之上，其中，第二层包括玻璃。在实施例中，第三层在第二层之上，其中，第三层包括玻璃。在实施例中，第一迹线在第一层与第二层之间。在实施例中，第二迹线在第二层与第三层之间。迹线在第二层与第三层之间。迹线在第二层与第三层之间。

【技术实现步骤摘要】
芯之间的超低损耗和高密度布线


[0001]本公开内容的实施例涉及电子封装，并且更特别地，涉及具有用于在封装衬底中的玻璃芯之间进行功率输送的低损耗布线和电感器的电子封装。出于本公开内容的目的的封装可以应用于电子封装衬底、空间、或间距变换中介层和/或主板PCB。

技术介绍

[0002]预期高速串行接口(例如，SerDes、PCIe、224G以太网)的数据速率继续扩展得更高，从而导致信号在具有标准堆积厚度的传统封装上被传送时经历增加的插入损耗。增加电介质厚度以减少信号传输损耗的一种替代方案是在信号布线层正上方和/或正下方空出金属层，以便增加传输线的有效电介质厚度。这允许具有固定阻抗目标的信号迹线设计成更宽的迹线宽度和迹线间隔，而无需修改封装构造。该概念有时被称为“跳层(skip
‑
layer)布线”，使得能够在较低损耗下实现较大的宽度和间隔，同时仍然满足信号阻抗目标。
[0003]然而，这种跳层布线配置导致封装层数的增加。标准的带状线信号布线配置需要三个金属层，一个信号层，信号层具有上下的接地参考层。跳层信号布线配置需要两个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装芯，包括：第一层，其中，所述第一层包括玻璃；第二层，其在所述第一层之上，其中，所述第二层包括玻璃；第三层，其在所述第二层之上，其中，所述第三层包括玻璃；第一迹线，其在所述第一层与所述第二层之间；以及第二迹线，其在所述第二层与所述第三层之间。2.根据权利要求1所述的封装芯，其中，第一粘合剂将所述第一层耦合到所述第二层，并且第二粘合剂将所述第二层耦合到所述第三层。3.根据权利要求2所述的封装芯，其中，所述第一迹线具有基本上等于所述第一粘合剂的厚度的厚度，并且其中，所述第二迹线具有基本上等于所述第二粘合剂的厚度的厚度。4.根据权利要求1、2或3所述的封装芯，还包括：第一过孔，其将所述第一迹线耦合到所述芯的顶表面和底表面；以及第二过孔，其将所述第二迹线耦合到所述芯的顶表面和底表面。5.根据权利要求1、2或3所述的封装芯，还包括：第一过孔，其将所述第二迹线的第一端耦合到所述芯的顶表面；以及第二过孔，其将所述第二迹线的第二端耦合到所述芯的所述顶表面。6.根据权利要求5所述的封装芯，还包括：第三过孔，其将所述第一迹线的第一端耦合到所述芯的所述顶表面；以及第四过孔，其将所述第一迹线的第二端耦合到所述芯的所述顶表面。7.根据权利要求5所述的封装芯，还包括：第三过孔，其将所述第一迹线的第一端耦合到所述芯的所述顶表面；以及第四过孔，其将所述第一迹线的第二端耦合到所述芯的底表面。8.根据权利要求1、2或3所述的封装芯，还包括：腔体，其进入到所述第一层和所述第二层中，其中，所述第一迹线填充所述腔体。9.根据权利要求1、2或3所述的封装芯，还包括：第一导电平面，其在所述芯的顶表面之上；以及第二导电平面，其在所述芯的底表面之上。10.根据权利要求9所述的封装芯，还包括：第一腔体，其进入到所述芯的所述顶表面中，其中，所述第一腔体由所述第一导电平面填充；以及第二腔体，其进入到所述芯的所述底表面中，其中，所述...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：