一种屏蔽栅半导体器件结构制备方法及屏蔽栅半导体器件结构技术

本申请实施例提供了一种屏蔽栅半导体器件结构制备方法及屏蔽栅半导体器件结构，通过在源极多晶硅淀积到栅极多晶硅氧化这段工艺之间采用增加以下步骤：刻蚀去除位于元胞区沟槽中上部空间及半导体材料层表面的第一氧化层，第二氧化层及沟槽之间部分半导体材料层；刻蚀去除栅极多晶硅直到源极引出区沟槽内剩余栅极多晶硅厚度到达预设厚度；选择性刻蚀去除位于源极引出区沟槽中剩余栅极多晶硅直到源极引出区沟槽中无栅极多晶硅残留，随后去除光刻胶，本申请实施例通过刻蚀去除栅极多晶硅直到源极引出区沟槽中的栅极多晶硅刻蚀完全，可以避免源极引出区栅极多晶硅在源极引出区沟槽侧壁残留的问题，避免栅极源极短路的风险，提高良率和可靠性。提高良率和可靠性。提高良率和可靠性。

【技术实现步骤摘要】
一种屏蔽栅半导体器件结构制备方法及屏蔽栅半导体器件结构


[0001]本申请各实施例属于集成电路工艺
，特别是涉及一种屏蔽栅半导体器件结构制备方法及屏蔽栅半导体器件结构。

技术介绍

[0002]功率MOSFET的导通电阻和寄生电容是一个相互矛盾的参数，为了减小导通电阻，就必须增加硅片面积；硅片面积增加，又导致寄生电容的增加，因此对于一定的面积硅片，只有采用新的工艺技术，才能减小寄生电容，屏蔽技术屏蔽栅半导体器件(Shield Gate Trench MOSFET)很好的解决了导通电阻和寄生电容之间的矛盾。
[0003]除了栅极结构，其它的部分就是标准的采用Trench工艺的功率MOSFET，栅极被分割成上下两个部分，下部分用一些特殊的材料屏蔽起来，下部分在内部和上部分栅极相连，而下部分栅极的屏蔽层被连接到源极，从而减小漏极栅极寄生米勒电容，极大的减小了开关过程中米勒平台的持续时间，降低了开关损耗。同时，这种结构由于改变了内部电场的形态，将传统的三角形电场进一步的变为更为压缩的梯形电场，可以进一步减小外延层的厚度，降低导通电阻，减小热本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅半导体器件制备方法，其特征在于，所述方法包括：在元胞区沟槽和源极引出区沟槽内表面分别从外到内依次形成第二氧化层和第一氧化层；在元胞区沟槽和源极引出区沟槽中第二氧化层包围形成的空间分别沉积源极多晶硅；刻蚀去除半导体材料层表面的源极多晶硅并选择性刻蚀去除位于元胞区沟槽上部空间的部分源极多晶硅；刻蚀去除半导体材料层表面，元胞区沟槽和源极引出区沟槽中的第一氧化层和第二氧化层；刻蚀去除沟槽之间的半导体材料层，元胞区沟槽及源极引出区沟槽中部分源极多晶硅；在半导体材料层上表面，元胞区沟槽裸露表面，源极引出区沟槽裸露表面，源极多晶硅裸露表面分别形成第三氧化层，随后去除第三氧化层；在半导体材料层上表面，元胞区沟槽裸露表面，源极引出区沟槽裸露表面，源极多晶硅裸露表面分别形成第四氧化层；在元胞区沟槽和源极引出区沟槽中沉积栅极多晶硅；刻蚀去除半导体材料层表面的栅极多晶硅，并选择性刻蚀去除位于源极引出区沟槽中栅极多晶硅直到源极引出区沟槽中无栅极多晶硅残留。2.如权利要求1所述的一种屏蔽栅半导体器件制备方法，其特征在于，第一氧化层通过热生长形成，第二氧化层通过化学气相沉积法形成。3.如权利要求1所述的一种屏蔽栅半导体器件制备方法，其特征在于，第一氧化层和第二氧化层的总厚度处于1000A
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8000A之间，且第一氧化层厚度与第二氧化层厚度的比值处于0.2～1.8之间。4.如权利要求1至3任一项所述的一种屏蔽栅半导体器件结构制备方法，其特征在于，第一氧化层的刻蚀速率小于第二氧化层的刻蚀速率。5.如权利要求1所述的一种屏蔽栅半导体器件制备方法，其特征在于，所述刻蚀去除半导体材料层表面，元胞区沟槽和源极引出区沟槽中的第一氧化层和第二氧化层后，元胞区沟槽中剩余源极多晶硅顶端与对应元胞区沟槽中第二氧化层顶端底部高度差处于5000A～15000A之间...

【专利技术属性】
技术研发人员：乐双申，何增谊，张立波，吴兴敏，袁晴雯，
申请(专利权)人：上海韦尔半导体股份有限公司，
类型：发明
国别省市：