画素布局结构及其制造方法技术

本发明专利技术公开了一种画素布局结构及其制造方法，在每一画素资料线之一侧或二侧设有虚设非晶矽层（Ａ－Ｓｉ　ｄｕｍｍｙ　ｌａｙｅｒ）之结构；本发明专利技术即利用此虚设非晶矽层的设计，使其在现有的测试条件下（利用现有之阵列自动测试机台进行测试），若画素存在有非晶矽残留时，藉以提高其电容耦合效应及电子传导效应，进而检出形成画素缺陷；因此，本发明专利技术确实可有效提高阵列自动测试机检出发生非晶矽残留之画素缺陷的能力。

【技术实现步骤摘要】

本专利技术主要涉及有关一种在阵列(Array)制程中检测非晶矽残留 缺陷(A-Si Residue Defect)之技术，尤其是指一种画素布局结构及其制 造方法。
技术介绍
在液晶显示器(LCD)制程中，系经由前段的阵列(Array)制程、 组立(Cell)制程，以及后段之模组(Module)制程等，才完成整个显示器 之制；其中，在阵列(Array)制程中，至少包括有闸极电极(Gate Electrode, GE)形成、半导体电极(Semiconductor Electrode, SE)形 成、源极电极(Source Drain electrode, SD)形成、接触通道(Contact Hold, CH)形成以及画素电极(Pixel Electrode, PE)形成等五道阶段， 且每道阶段使用之光罩都须经过成膜、微影、蚀刻、剥膜等制程，反覆5次 才能形成薄膜电晶体基板；目前为止，已知的薄膜液晶显示器构造系由一非晶矽层结构所组成 的薄膜电晶体(TFT元件开关)、储存电容(Cst)及透明导电电极(ITO或IZ0)，利用上、下基板提供一电压差去驱动液晶而产生旋光效果，藉由此电压耦合而提供液晶开启角度，再配合上基板彩色滤光片，提供矩阵式的光源三元素红绿蓝，经扫描线(Gate Line)与资料线(Data Line)搭配控制，使画 素配光产生单点色彩，而巨集延伸到平面显示彩色效果；当画素存在缺陷 时，上下基板己无法保持电压值去驱动液晶旋光，使画素在平面显示器上呈 现出无法控制的亮暗点分佈，甚至是灰点，因而降低液晶显示器的显像品 质，是故在出厂前都会先经过电性测试后才能出货；然，阵列自动测试机(Array Tester)主要是着重于主动区域 (Active Area)的电气特性，用以发现制造过程所产生的各种缺陷，就阵 列测试而言，非晶矽残留系指非晶矽层因制程因素所造成之画素缺陷，例 如，非晶矽沉积前异物、非晶矽显影不良及非晶矽蚀刻残留等，此为影响阵 列制程良率之最大瓶颈，当画素发生非晶矽残留10并重叠到资料线(data line) 12时，(如图1A及图IB所示)分析其画素电路，(同时参照图1C 所示)每一画素包含一电晶体TFT、 一储存电容Cst及一寄生电容Cgd，且 因存在有非晶矽残留10，故亦具有一非晶矽残留重叠电容CAS-IT0，由此可 以发现画素因非晶矽残留IO所造成的下降电压(VAS-Residue)，是与非晶 矽残留10面积大小(其与CAS-ITQ有关)和资料线12供应的电压差 (VData)成正比关系；而在正常测试条件下，测试能力可依非晶矽残留面积大至小而大幅 度递减，若残留面积大于画素区域的1/3，其被检测出来的机会为95%;若残留面积小于画素区域的1/3且大于其1/24，其被检测出来的机会则为 70 95%;若残留面积小于画素区域的1/24，则被检测出来的机会则降到 50%以下；对测试能力而言，若非晶矽残留面积小于画素区域的1/3的画素 缺陷，在阵列制程检测中，就不易被检出，使得原本在阵列制程有机会将其 画素残留缺陷修复至正常点，却因漏检漏修而流向后续制程，导致此画素只 能在组立制程修补成暗点，甚至是流至后段模组制程成为亮点缺陷。若非晶矽残留画素缺陷在阵列制程段漏检漏修，而在组立制程段被 检出时，会造成组立修补以及卡匣(cassstte)传送负载；若非晶矽残留画 素缺陷在阵列与组立制程段漏检漏修，而在模组制程段被检出时，这些面板 会因非晶矽残留画素缺陷所形成之亮点，因其无法修补，导致面板降阶 (downgrade)出货而增加面板降阶之风险；甚至，在阵列、组立与模组制 程段中皆漏检漏修，而出货给客户端，将造成产品控管遭受质疑，更会造成 面板品质控管的不稳定性。
技术实现思路
本专利技术之主要目的在于，提供一种，其 系采用面板设计布局方式，增加虚设非晶矽层(A-Si dummy layer)的设 计，使其在现有的测试条件下，当画素存在有非晶矽残留时，藉以提高其电 容耦合效应及电子传导效应，进而检出形成画素缺陷。本专利技术之另一目的在于，提供一种画素布局结构，其系可有效提高 阵列自动测试机检出发生非晶矽残留之画素缺陷，以提高产品良率，并增加 面板品质控管的稳定性。本专利技术之再一目的在于，提供一种画素布局结构，其系可降低后续 组立段修补之负载，并可避免面板因亮点而降等售出，可据此增加营收，更 可减少亮点退货之问题。为达到上述目的，本专利技术所采取的技术方案为提供一种画素布局 结构，其包含有一透明基板； 一第一金属层位于该透明基板上，以形成一画 素扫描线、 一电晶体之闸极与至少一金属遮光层；于第一金属层上设有一第 一绝缘层；并有一非晶砂层系位于第一绝缘层上，以形成电晶体之通道与至 少一虚设非晶矽层，且此虚设非晶矽层位于金属遮光层上方；位于非晶矽层 上有一第二金属层，其系形成一画素资料线及该电晶体之源极与汲极；另有 一第二绝缘层位于第二金属层上，并具有数导通孔；更有一透明导电电极层 位于该第二绝缘层上，可经导通孔与汲极相导通。由于在每一画素资料线之 一侧或二侧分别设有一虚设非晶矽层，使其在画素存在非晶砂残留时，可因 重叠至虚设非晶砂层而增加残留面积。另外，本专利技术亦提出一种画素布局结构之制造方法，其步骤依序包 括先提供一透明基板，其上形成一第一金属层于透明基板上，并蚀刻形成 一画素扫描线、 一电晶体之闸极及至少一金属遮光层；形成一第一绝缘层于第一金属层上；再于第一绝缘层上形成一非晶矽层，并蚀刻形成电晶体之通 道及至少一虚设非晶矽层，且此虚设非晶砂层位于金属遮光层上方；接著形 成一第二金属层于非晶矽层上，并蚀刻形成一画素资料线及电晶体之源极与 汲极；形成一第二绝缘层于第二金属层上，并蚀刻形成数导通孔；最后形成 一透明导电电极层于第二绝缘层上，使透明导电层可经导通孔与汲极相导 通。本专利技术的有益效果为，提供一种，其包 含有一透明基板； 一第一金属层位于该透明基板上，以形成一画素扫描线、 一电晶体之闸极与至少一金属遮光层；于第一金属层上设有一第一绝缘层； 并有一非晶矽层系位于第一绝缘层上，以形成电晶体之通道与至少一虚设非 晶矽层，且此虚设非晶矽层位于金属遮光层上方；位于非晶矽层上有一第二 金属层，其系形成一画素资料线及该电晶体之源极与汲极；另有一第二绝缘 层位于第二金属层上，并具有数导通孔；更有一透明导电电极层位于该第二 绝缘层上，可经导通孔与汲极相导通；且籍由改采用面板设计布局方式，增 加虚设非晶矽层(A-Si dummy layer)的设计，使其在现有的测试条件下， 当画素存在有非晶矽残留时，以达到其提高其电容耦合效应及电子传导效 应，进而检出形成画素缺陷，提高产品良率，增加营收之效果。附图说明图1A为
技术介绍
单一画素之布局示意1B为
技术介绍
部份结构剖视图图1C为
技术介绍
之画素等效电路图图2A为本专利技术在电极排列结构之步骤一的结构俯视图图2B为本专利技术在电极排列结构之步骤二的结构俯视图图2C为本专利技术在电极排列结构之步骤三的结构俯视图图2D为本专利技术在电极排列结构之步骤四的结构俯视图图2E为本专利技术在电极排列结构之步骤五的结构俯视图图3为本专利技术之单一画素布局结构示意图图4A为图3之A-A'线段的结构剖视图图4B为图3之B-B本文档来自技高网...

【技术保护点】
一种画素布局结构，其包括：一透明基板、一第一金属层、一第一绝缘层、一非晶矽层、一第二金属层、一第二绝缘层及一透明导电电极层；其特征在于，该第一金属层系位于该透明基板上，以形成一画素扫描线、一电晶体之闸极及至少一金属遮光层；又，该第一绝缘层系位于该第一金属层上；再，该非晶矽层系位于该第一绝缘层上，以形成该电晶体之通道及至少一虚设非晶矽层，且该虚设非晶矽层位于该金属遮光层上方；又，该第二金属层系位于该非晶矽层上，以形成一画素资料线及该电晶体之源极与汲极；再，该第二绝缘层系位于该第二金属层上，并具有数导通孔；又该透明导电电极层系位于该第二绝缘层上，并经该导通孔与该汲极相导通。

【技术特征摘要】

【专利技术属性】
技术研发人员：林威全，张龙泉，
申请(专利权)人：深超光电深圳有限公司CenturyDisplayShenzhenCo，Ltd，
类型：发明
国别省市：94[中国|深圳]