【技术实现步骤摘要】
一种基于TSPC的高速鉴频鉴相电路及锁相环
[0001]本专利技术属于集成电路
，更具体地，涉及一种基于TSPC的高速鉴频鉴相电路及锁相环。
技术介绍
[0002]锁相环在数据传输及高速信号处理中有着广泛的应用，鉴频鉴相器作为锁相环的重要组成模块，其性能优劣对锁相环有着直接的影响。在锁相环的不同应用中，鉴频鉴相器需处理的输入时钟频率低至几兆赫兹高至几千兆赫兹。为了消除因时钟传输路径的差异、输出驱动能力的差异等造成的输出时钟相位不确定性，相差校正(Deskew)锁相环需将输入时钟及输出时钟的相位对齐。在相差校正锁相环中，鉴频鉴相器的工作频率即是传输时钟的频率，当时钟频率达到几千兆赫兹时，鉴频鉴相器的设计变的较为困难。此外，由于锁相环在启动、频率切换等过程中存在着频率过冲等问题，鉴频鉴相器实际需达到的工作频率要大于正常的工作频率，这将进一步增加其设计难度。
[0003]为了解决这类问题，一般是将传给鉴频鉴相器的参考时钟/反馈时钟均减半，使鉴频鉴相器工作在更低的频率，但此时鉴频鉴相器锁定的相位为分频后的输入时钟/输出...
【技术保护点】
【技术特征摘要】
1.一种鉴频鉴相电路，其特征在于，包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；所述第一真单相时钟D触发器的输入端用于接收参考时钟，所述第一真单相时钟D触发器的第一输出端用于输出UP信号，所述第一真单相时钟D触发器的第二输出端用于输出UPb信号；所述第二真单相时钟D触发器的输入端用于接收反馈时钟，所述第二真单相时钟D触发器的第一输出端用于输出DN信号，所述第二真单相时钟D触发器的第二输出端用于输出DNb信号；所述复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1；所述延迟模块用于将第一复位信号R1进行延迟，得到第二复位信号R2，并将第二复位信号R2分别输出至所述第一真单相时钟D触发器的复位端和所述第二真单相时钟D触发器的复位端；所述延迟模块还用于接收延迟控制信号，以及根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制。2.如权利要求1所述的鉴频鉴相电路，其特征在于，所述第一真单相时钟D触发器包括触发模块，所述触发模块包括第一级支路、第二级支路和第三级支路；所述第一级支路包括PMOS管PM0、PMOS管PM1和NMOS管NM0，所述第二级支路包括PMOS管PM2、NMOS管NM2和NMOS管NM1，所述第三级支路包括PMOS管PM3和NMOS管NM3；PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地；PM0的栅极连接所述第一真单相时钟D触发器的输入端，PM1的栅极和NM0的栅极连接所述真单相时钟D触发器的复位端；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及所述第一真单相时钟D触发器的第二输出端，PM3的漏极和NM3的漏极连接所述第一真单相时钟D触发器的的第一输出端。3.如权利要求2所述的鉴频鉴相电路，其特征在于，所述第一真单相时钟D触发器还包括第一辅助电路和第二辅助电路；所述第一辅助电路用于防止所述触发模块的第二级支路产生漏电；所述第二辅助电路用于防止所述触发模块的第一级支路产生漏电。4.如权利要求3所述的鉴频鉴相电路，其特征在于，所述第一辅助电路包括PMOS管PM4和PM5以及NMOS管NM4和NM5；PM4的源极用于连接电源，PM4的漏极连接PM5的源极，PM5的漏极连接NM5的漏极，NM5的源极连接NM4的漏极，NM4的源极用于接地；PM4的栅极用于接地，PM5的栅极和NM5的栅极连接所述第一真单相时钟D触发器的第一输出端，NM4的栅极用于连接电源，PM5的漏极和NM5的漏极连接所述第一真单相时钟D触发器的第二输出端。5.如权利要求3所述的鉴频鉴相电路，其特征在于，所述第二辅助电路包括PMOS管PM6、PMOS管PM7、NMOS管NM7和NMOS管NM6以及PMOS管PM8...
【专利技术属性】
技术研发人员：周秀程，李伟，苏晓东，
申请(专利权)人：芯动微电子科技武汉有限公司，
类型：发明
国别省市：
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