一种基于FPGA的二线性差值算法的视频压缩系统技术方案

本发明专利技术涉及一种基于FPGA的二线性差值算法的视频压缩系统，包括：视频数据采集模块、输入控制模块、RAMFIFO控制器和读控制器。本发明专利技术采用硬件实现实时数字视频的分割、插值放大，通过并行处理机制，保证了视频的实时处理和画面流畅，硬件设计的控制器可以实现实时高分辨率数字图像处理、高阶数字滤波等高端图像处理技术于一身，具有强大的快速处理能力。具有强大的快速处理能力。具有强大的快速处理能力。

【技术实现步骤摘要】
一种基于FPGA的二线性差值算法的视频压缩系统


[0001]本专利技术属于视频缩放
，涉及一种视频压缩系统，尤其是一种基于FPGA的二线性差值算法的视频压缩系统。

技术介绍

[0002]插值算法是图像缩放中的一项基本且重要的算法；在图像缩放中，输出图像像素点坐标可能对应输入图像上几个像素点之间的位置，这个时候就需要通过灰度插值处理来计算出该输出点的灰度值。图像插值是图像超分辨率的重要环节，不同的插值算法有不同的进度，插值算法的好坏也直接影响着图像的失真程度。常用的插值算法有以下三种：最近邻插值算法、双线性插值算法以及双三次插值算法。双线性插值算法又叫一阶插值法，是对最邻插值算法的一种改进，先对水平x方向进行一阶线性插值(需要两次一阶线性插值)，然后在在垂直y方向进行一阶线性插值(只需要一次一阶线性插值)。相对于其他两种算法，双线性插值算法在处理时间上适中，具有低通滤波的性质，广泛应用在信号处理，数字图像和视频处理等方面。
[0003]现有技术大多采用传统的微控制器，依据数学模型可以很容易实现双线性插值算法，但是计算性能和稳定性完全本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的二线性差值算法的视频压缩系统，其特征在于：包括：视频数据采集模块、输入控制模块、RAMFIFO控制器和读控制器；所述视频数据采集模块用于采集待压缩视频的源数据，该视频数据采集模块的输出端与输入控制单元相连接，该输入控制单元的输出端与RAMFIFO控制器相连接，用于控制能够写入RAMFIFO控制器进行缓存的源数据；所述RAMFIFO控制器包括四个RAM存储器和两组寄存器，所述四个RAM存储器分别与两组寄存器相连接；所述四个RAM存储器用于依次循环地对源数据的某一行进行存储；所述两组寄存器用于存储四个RAM存储器的输出数据；每一组寄存器被划分为四个存储块，寄存器A中存储第m列数据，寄存器B中存储第m+1列数据；所述读控制器的输出端与RAMFIFO控制器相连接，当RAMFIFO控制器中缓存有两行数据后，该读控制器模块开始工作，输出地址和使能至RAMFIFO控制器，找到列坐标m，即读地址，从而能够一次读出坐标数据(m,i)即f(0，0)；(m+1,i)即f(0，1)；(m,i+1)即f(1，0)；(m+1,i+1)即f(1，1)，进而计算输出坐标数据，完成缩放数据输出。2.根据权利要求1所述的一种基于FPGA的二线性差值算法的视频压缩系统，其特征在于：所述RAM存储器为双口RAM，一次能够读出两个地址的数据。3.根据权利要求1所述的一种基于FPGA的二线性差值算法的视频压缩系统，...

【专利技术属性】
技术研发人员：高金超，白梦莹，郭婷婷，安启超，于建，刘文轩，
申请(专利权)人：天津七所精密机电技术有限公司，
类型：发明
国别省市：