【技术实现步骤摘要】
多端口LVDS编解码协议的实现方法及系统
[0001]本专利技术属于机载视频接口与视频处理领域，尤其涉及一种多端口LVDS编5解码协议的实现方法及系统。
技术介绍
[0002]随着航空机载显示技术的不断发展，未来航空机载显示视频必定会朝高分辨率和高帧率的发现发展，在显示设备内部单板之间的视频数据传输通常采用
[0003]抗干扰能力强、容错率更高的LVDS信号进行编码传输。FPGA在视频传输处理0的实时性上具有较大优势，因此单板内部的视频处理通常采用FPGA(xilinx)处理。
[0004]然而xilinx K7系列FPGA在内部资源、性能、以及官方VDMA、PLL等IP核在视频频率上的限制，导致单端口的LVDS信号(4对数据差分析信号+1对
[0005]时钟差分信号)只能传输最大分辨率为1920
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1080@60Hz的视频，无法满足更5高视频分辨率(如：3840
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2160@60Hz)的传输。FPGA内部模块之间的视频数据通信通过AXI总线传输，为满足后续视频的处...
【技术保护点】
【技术特征摘要】
1.一种多端口LVDS编解码协议的实现系统，适用于视频处理单板之间视频数据的传输，使用FPGA进行数据处理，所述FPGA配置有ISERDES和IDELAY资源，其特征在于，所述系统包括：多端口LVDS编码模块，以多个端口的方式接受外部设备传输的数据，并进行拆分处理和延时处理,并调用PGA内部OSERDES和ODELAY资源进行预设大小的上、下沿编码，并将多个单端的串行信号转换为lvds的差分信号进行输出；RGB视频与AXI转换模块，接受所述多端口LVDS编码模块输入的数据，将多像素RGB视频数据与AXI
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Stream总线数据的转换；多端口LVDS解码模块，对所述RGB视频与AXI转换模块输出的多路像素视频进行数据合并；LVDS编解码控制模块，对所述LVDS解码模块、RGB视频与AXI转换模块和LVDS编码模块进行转换和编解码参数的控制。2.根据权利要求1所述的系统，其特征在于，所述多端口LVDS编码模块包括视频数据分解模块和多个单通道的lvds编码模块，其中：所述视频数据分解模块，以多端口的方式接受外部设备的多像素视频数，对输入的多像素视频数据拆分为多路的预设像素视频切将叉分信号转换为单端信号，并分别送入至多个单通道的lvds编码模块进行编码输出；多个单通道的lvds编码模块用于多个单路视频预设像素的VESA格式编码，采用FPGA内部OSERDES和ODELAY资源进行14bit的上下沿编码和输出延时调试，且将单端的串行信号转换为lvds的差分信号输出。3.根据权利要求2所述的系统，其特征在于，所述多端口LVDS编码模块还包括延时处理模块，所述延时处理模块接受所述视频数据分解模块输入的多路数据，进行输入数据的延时处理及将串行信号转换为并行信号；所述延时处理模块的输出端与多个单通道的lvds编码模块输入端连接。4.根据权利要求3所述的系统，其特征在于，所述视频数据分解模块还用于对每个端口传输的视频数据进行首个像素的标记，便于多个单通道的lvds编码模块在编码过程中能够识别每个端口传输视频数据的起始端。5.根据权利要求4所述的系统，其特征在于，所述视频数据分解模块采用VESA的编解码格式针对单个端口LVDS信号进行拆分，每个单个端口LVDS信号包括时钟信号、RAM/P、RBM/P、RCM/P和RDM/P数据信号，在一个时钟周期内包含24bit的RGB像素数据、使能信号、场同步信号、行同步信号和自定义信号，其中：为实现多路像素数据的自动检测与对齐功能，将自定义信号位X用于视频一行数据首个像素的标记位，如果当前像素为一行数据的首个像素数据，将该标记位置为1，其余像素数据的标记位置为0，从而实现多个单通道的lvds编码模块采用VESA编码格式编码时，对像素数据的快速识别。6.根据权利要求4所述的系统，其特征在于，所述延时处理模块接收外部输入的idelay
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control参数，以控制延时的时长，所述idelay
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control参数根据设计要求所输出视频的格式要求所确定。7.根据权利要求1所述的系统，其特征...
【专利技术属性】
技术研发人员：万安军，杨炳伟，贺龙龙，
申请(专利权)人：苏州长风航空电子有限公司，
类型：发明
国别省市：
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