应用于嵌入式流水CPU内核的乘法指令扩展方法及装置制造方法及图纸

本申请公开一种应用于嵌入式流水CPU内核的乘法指令扩展方法及装置，方法包括：对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，每个第二位宽的乘法运算步骤对应一个机器周期；分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算；按照乘法分配律的规则分别对各个第三位宽的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加以得到每个机器周期的乘法运算的结果；将每个机器周期的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加得到所述乘法指令的最终结果。本申请能够对嵌入式CPU进行乘法指令扩展，且有利于减少资源的消耗。有利于减少资源的消耗。有利于减少资源的消耗。

【技术实现步骤摘要】
应用于嵌入式流水CPU内核的乘法指令扩展方法及装置


[0001]本申请涉及计算机
，具体涉及一种应用于嵌入式流水CPU内核的乘法指令扩展方法及装置。

技术介绍

[0002]嵌入式CPU作为嵌入式处理器核心，其在国防、军事、医疗、交通、通信、家电等领域被广泛应用。作为CPU的“灵魂”，指令集架构(ISA)决定了CPU的功能强弱。指令集架构越丰富，则CPU的功能越强大。因而对CPU指令集架构进行扩展可以在某种程度上增强CPU的性能。
[0003]目前，一般的嵌入式CPU的指令集架构中不具有乘法等复杂运算指令，其原因是加入乘法指令会增加更多的逻辑资源消耗。本申请旨在对嵌入式CPU进行乘法指令扩展，同时减少资源的消耗。

技术实现思路

[0004]本申请的目的在于提供一种应用于嵌入式流水CPU内核的乘法指令扩展方法、装置、电子设备及计算机可读存储介质，能够对嵌入式CPU进行乘法指令扩展，且有利于减少资源的消耗。
[0005]为实现上述目的，本申请提供了一种应用于嵌入式流水CPU内核的乘法指令扩展方法，包括：
[0006]对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，每个第二位宽的乘法运算步骤对应一个机器周期；
[0007]分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算；
[0008]按照乘法分配律的规则分别对每个第二位宽的乘法运算分解得到的各个第三位宽的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加以得到每个机器周期的乘法运算的结果；
[0009]将每个机器周期的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加得到所述乘法指令的最终结果。
[0010]可选地，所述对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，包括：
[0011]将所述乘法指令中长位宽的乘数拆解为短位宽的多个子乘数，各子乘数具有相等的位宽；
[0012]将第一位宽的乘法运算分解成每个子乘数与所述乘法指令中的被乘数的乘法运算。
[0013]可选地，所述分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算，包括：
[0014]将所述乘法指令中长位宽的被乘数拆解为短位宽的多个子被乘数，各子被乘数具有相等的位宽；
[0015]将每个子乘数与所述乘法指令中的被乘数的乘法运算分解为每个子乘数与各子被乘数的乘法运算。
[0016]可选地，每一第二位宽的乘法运算通过第一查找表乘法器执行，每一第三位宽的乘法运算通过第二查找表乘法器执行。
[0017]可选地，在所述乘法指令中的被乘数为a[x
‑
1:0]，乘数为b[y
‑
1:0]，第二查找表乘法器为4bit*4bit乘法器时，所述乘法指令的最终结果Qout＝Σ{a[4*i+3:4*i]*b[4*j+3:4*j]}(i＝{0,
…
,m}，j＝{0,
…
,n})，其中m＝x/4+(x％4！＝0)、n＝y/4+(y％4！＝0)；总周期数为m*n。
[0018]为实现上述目的，本申请还提供了一种应用于嵌入式流水CPU内核的乘法指令扩展装置，包括：
[0019]划分模块，用于对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，每个第二位宽的乘法运算步骤对应一个机器周期；
[0020]第一运算模块，用于分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算，以及按照乘法分配律的规则分别对每个第二位宽的乘法运算分解得到的各个第三位宽的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加以得到每个机器周期的乘法运算的结果；
[0021]第二运算模块，用于将每个机器周期的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加得到所述乘法指令的最终结果。
[0022]可选地，所述划分模块用于：
[0023]将所述乘法指令中长位宽的乘数拆解为短位宽的多个子乘数，各子乘数具有相等的位宽；
[0024]将第一位宽的乘法运算分解成每个子乘数与所述乘法指令中的被乘数的乘法运算。
[0025]可选地，所述分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算，包括：
[0026]将所述乘法指令中长位宽的被乘数拆解为短位宽的多个子被乘数，各子被乘数具有相等的位宽；
[0027]将每个子乘数与所述乘法指令中的被乘数的乘法运算分解为每个子乘数与各子被乘数的乘法运算。
[0028]为实现上述目的，本申请还提供了一种电子设备，包括：
[0029]处理器；
[0030]存储器，其中存储有所述处理器的可执行指令；
[0031]其中，所述处理器配置为经由执行所述可执行指令来执行如前所述的应用于嵌入式流水CPU内核的乘法指令扩展方法。
[0032]为实现上述目的，本申请还提供了一种计算机可读存储介质，其上存储有程序，所述程序被处理器执行时实现如前所述的应用于嵌入式流水CPU内核的乘法指令扩展方法。
[0033]本申请还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。电子设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该电子设备执行如上所述的应用于嵌入式流水CPU内核的乘法指令扩展方法。
[0034]本申请能够将CPU指令集架构中的乘法指令进行多周期划分，即将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，并分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算，每组第三位宽的乘法运算的结果进行移位(含补零)后进行累加以得到对应机器周期的乘法运算的结果，各机器周期的乘法运算的结果都得到后分别进行移位(含补零)后进行累加以得到乘法指令的最终结果。通过上述设置，本申请能够对嵌入式CPU进行乘法指令扩展，且有利于减少资源的消耗。
附图说明
[0035]图1是本申请实施例应用于嵌入式流水CPU内核的乘法指令扩展方法的流程图。
[0036]图2是本申请实施例对CPU指令集架构中的乘法指令进行多周期划分的示意框图。
[0037]图3是本申请实施例将第一查找表乘法器进行分解的示意框图。
[0038]图4是本申请实施例将第二查找表乘法器进行分解的示意框图。
[0039]图5是本申请实施例应用于嵌入式流水CPU内核的乘法指令扩展装置的示意框图。
[0040]图6是本申请实施例电子设备的示例框图。
具体实施方式
[0041]为了详细说明本申请的
技术实现思路
、构造特征、所实现目的及效果，以下结合实施方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于嵌入式流水CPU内核的乘法指令扩展方法，其特征在于，包括：对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，每个第二位宽的乘法运算步骤对应一个机器周期；分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算；按照乘法分配律的规则分别对每个第二位宽的乘法运算分解得到的各个第三位宽的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加以得到每个机器周期的乘法运算的结果；将每个机器周期的乘法运算的结果左移相应位数及低位补零，并将移位后的结果进行累加得到所述乘法指令的最终结果。2.如权利要求1所述的应用于嵌入式流水CPU内核的乘法指令扩展方法，其特征在于，所述对CPU指令集架构中的乘法指令进行多周期划分，将第一位宽的乘法运算分解成多个第二位宽的乘法运算步骤，包括：将所述乘法指令中长位宽的乘数拆解为短位宽的多个子乘数，各子乘数具有相等的位宽；将第一位宽的乘法运算分解成每个子乘数与所述乘法指令中的被乘数的乘法运算。3.如权利要求2所述的应用于嵌入式流水CPU内核的乘法指令扩展方法，其特征在于，所述分别对各个第二位宽的乘法运算利用乘法分配律进行分解，形成多个第三位宽的乘法运算，包括：将所述乘法指令中长位宽的被乘数拆解为短位宽的多个子被乘数，各子被乘数具有相等的位宽；将每个子乘数与所述乘法指令中的被乘数的乘法运算分解为每个子乘数与各子被乘数的乘法运算。4.如权利要求1所述的应用于嵌入式流水CPU内核的乘法指令扩展方法，其特征在于，每一第二位宽的乘法运算通过第一查找表乘法器执行，每一第三位宽的乘法运算通过第二查找表乘法器执行。5.如权利要求4所述的应用于嵌入式流水CPU内核的乘法指令扩展方法，其特征在于，在所述乘法指令中的被乘数为a[x
‑
1:0]，乘数为b[y
‑
1:0]，第二查找表乘法器为4bit*4bit乘法器时，所述乘法指令的最终结果Qout＝Σ{a[4*i+3:4*i]*b[4*j+3:4*j]}(i＝{0,...

【专利技术属性】
技术研发人员：万振华，王丹琛，张海春，
申请(专利权)人：开源网安物联网技术武汉有限公司，
类型：发明
国别省市：