用于静态时序分析的转换时间处理装置及方法制造方法及图纸

本申请公开了一种用于静态时序分析的转换时间处理装置及方法，涉及时序分析技术领域，主要目的在于在降低静态时序分析的算力消耗的同时，提高静态时序分析结果的准确性；用于静态时序分析的转换时间处理装置包括：选取模块，用于从待时序分析的电路中选取目标电路单元和非目标电路单元；第一处理模块，用于对于所述目标电路单元，对所述目标电路单元的所有输出信号的转换时间进行合并处理，并将所述所有输出信号的转换时间均替换为合并处理所得的转换时间；第二处理模块，用于对于所述非目标电路单元，对所述非目标电路单元的所有输出信号的转换时间维持不变。出信号的转换时间维持不变。出信号的转换时间维持不变。

【技术实现步骤摘要】
用于静态时序分析的转换时间处理装置及方法


[0001]本申请涉及时序分析
，特别是涉及一种用于静态时序分析的转换时间处理装置及方法。

技术介绍

[0002]在集成电路的设计过程中，需要对集成电路进行时序分析，以通过时序分析确认集成电路是否存在时序错误。目前，静态时序分析由于可以对集成电路进行全面的时序功能检测，因此静态时序分析被广泛应用在集成电路设计中。
[0003]静态时序分析主要通过集成电路中电路单元输出信号的转换时间来计算整个集成电路的延时。因此各电路单元输出信号的转换时间的处理直接影响着静态时序分析的算力消耗，以及影响着静态时序分析结果的准确性。

技术实现思路

[0004]有鉴于此，本申请提出了一种用于静态时序分析的转换时间处理装置及方法，以期在降低静态时序分析的算力消耗的同时，提高静态时序分析结果的准确性。
[0005]为了达到上述目的，本申请主要提供了如下技术方案：
[0006]第一方面，本申请提供了一种用于静态时序分析的转换时间处理装置，该用于静态时序分析的转换时间处理装置包括：
[0007]选取模块，用于从待时序分析的电路中选取目标电路单元和非目标电路单元；
[0008]第一处理模块，用于对于所述目标电路单元，对所述目标电路单元的所有输出信号的转换时间进行合并处理，并将所述所有输出信号的转换时间均替换为合并处理所得的转换时间；
[0009]第二处理模块，用于对于所述非目标电路单元，对所述非目标电路单元的所有输出信号的转换时间维持不变。
[0010]在一些实施例中，所述选取模块包括：第一选取子模块，用于每间隔第一数量个逻辑层级从所述电路中选取一次第一电路单元；将所选取的第一电路单元均确定为目标电路单元；其中，所述第一数量为不小于2的正整数。
[0011]在一些实施例中，所述选取模块包括：第二选取子模块，用于从所述电路中选取第二电路单元；在确定第二电路单元的总量未达到第一阈值的情况下，将所选取的第二电路单元均确定为目标电路单元；其中，所述第二电路单元的输出信号的总数量达到第二阈值，所述第二阈值为不小于2的正整数。
[0012]在一些实施例中，所述选取模块包括：第三选取子模块，用于从所述电路中选取第二电路单元；在确定第二电路单元的总量达到第一阈值的情况下，将部分第二电路单元确定为目标电路单元；其中，所述第二电路单元的输出信号的总数量达到第二阈值，所述第二阈值为不小于2的正整数。
[0013]在一些实施例中，所述第三选取子模块确定的目标电路单元具有如下特征：任意
两个目标电路单元之间至少间隔第二数量个逻辑层级，其中，所述第二数量为不小于2的正整数。
[0014]在一些实施例中，所述选取模块包括：第四选取子模块，用于将所述电路中未被选取为目标电路单元的电路单元，均选取为非目标电路单元。
[0015]在一些实施例中，所述第一处理模块包括：第一处理子模块，用于在所述目标电路单元的输出信号的数量不小于两个的情况下，将输出信号的转换时间中满足时序分析需求的一个转换时间，确定为合并处理所得的转换时间。
[0016]在一些实施例中，所述第一处理模块包括：第二处理子模块，用于在所述目标电路单元的输出信号的数量不小于两个的情况下，为所述目标电路单元的每一个输出信号的转换时间分配对应的权重；基于所分配的权重确定转换时间的加权和，并将所得的加权和确定为合并处理所得的转换时间。
[0017]第二方面，本申请提供了一种用于静态时序分析设备，该用于静态时序分析设备包括：分析设备和第一方面的用于静态时序分析的转换时间处理装置；
[0018]所述分析设备，用于依据所述转换时间处理装置为待时序分析的电路中各电路单元确定的转换时间，对所述电路进行静态时序分析。
[0019]第三方面，本申请提供了一种用于静态时序分析的转换时间处理方法，该用于静态时序分析的转换时间处理方法包括：
[0020]从待时序分析的电路中选取目标电路单元和非目标电路单元；
[0021]对于所述目标电路单元，对所述目标电路单元的所有输出信号的转换时间进行合并处理，并将所述所有输出信号的转换时间均替换为合并处理所得的转换时间；
[0022]对于所述非目标电路单元，对所述非目标电路单元的所有输出信号的转换时间维持不变。
[0023]第四方面，本申请提供了一种计算机可读存储介质，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行第三方面所述的用于静态时序分析的转换时间处理方法。
[0024]本申请提供的用于静态时序分析的转换时间处理装置及方法，在进行转换时间处理时，首先从待时序分析的电路中选取目标电路单元和非目标电路单元。然后对于目标电路单元，对目标电路单元的所有输出信号的转换时间进行合并处理，并将所有输出信号的转换时间均替换为合并处理所得的转换时间。对于非目标电路单元，对非目标电路单元的所有输出信号的转换时间维持不变。本申请提供的方案中将待时序分析的电路中的电路单元划分两部分，一部分的电路单元的输出信号的转换时间需要合并处理，而另一部分的电路单元的输出信号的转换时间维持不变即可。这样既能够减少静态时序分析所用的转换时间的数量，而且由于还有部分的转换时间未合并，是维持原状不变的，因此能够提高静态时序分析结果的准确性。可见，本申请提供的方案能够在降低静态时序分析的算力消耗的同时，提高静态时序分析结果的准确性。
[0025]上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
[0026]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1示出了本申请一个实施例提供的一种用于静态时序分析的转换时间处理装置的结构示意图；
[0028]图2示出了本申请另一个实施例提供的一种用于静态时序分析的转换时间处理装置的结构示意图；
[0029]图3示出了本申请一个实施例提供的一种电路的结构示意图；
[0030]图4示出了本申请另一个实施例提供的一种电路的结构示意图；
[0031]图5示出了本申请一个实施例提供的一种用于静态时序分析设备的结构示意图；
[0032]图6示出了本申请一个实施例提供的一种用于静态时序分析的转换时间处理方法的流程图。
具体实施方式
[0033]下面将参照附图更加详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于静态时序分析的转换时间处理装置，其特征在于，所述装置包括：选取模块，用于从待时序分析的电路中选取目标电路单元和非目标电路单元；第一处理模块，用于对于所述目标电路单元，对所述目标电路单元的所有输出信号的转换时间进行合并处理，并将所述所有输出信号的转换时间均替换为合并处理所得的转换时间；第二处理模块，用于对于所述非目标电路单元，对所述非目标电路单元的所有输出信号的转换时间维持不变。2.根据权利要求1所述的装置，其特征在于，所述选取模块包括：第一选取子模块，用于每间隔第一数量个逻辑层级从所述电路中选取一次第一电路单元；将所选取的第一电路单元均确定为目标电路单元；其中，所述第一数量为不小于2的正整数。3.根据权利要求1所述的装置，其特征在于，所述选取模块包括：第二选取子模块，用于从所述电路中选取第二电路单元；在确定第二电路单元的总量未达到第一阈值的情况下，将所选取的第二电路单元均确定为目标电路单元；其中，所述第二电路单元的输出信号的总数量达到第二阈值，所述第二阈值为不小于2的正整数。4.根据权利要求1或3所述的装置，其特征在于，所述选取模块包括：第三选取子模块，用于从所述电路中选取第二电路单元；在确定第二电路单元的总量达到第一阈值的情况下，将部分第二电路单元确定为目标电路单元；其中，所述第二电路单元的输出信号的总数量达到第二阈值，所述第二阈值为不小于2的正整数。5.根据权利要求4所述的装置，其特征在于，所述第三选取子模块确定的目标电路单元具有如下特征：任意两个目标电路单元之间至少间隔第二数量个逻辑层级，其中，所述第二数量为不小于2的正整数。6.根据权利要求1
‑
3、5中任一项所述的装置，其...

【专利技术属性】
技术研发人员：李博伦，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：