半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，该制作半导体元件的方法，其主要先形成一第一栅极结构于基底上，然后进行第一蚀刻制作工艺以于第一栅极结构旁形成一凹槽，进行一离子注入制作工艺以形成一非晶层于凹槽正下方，进行第二蚀刻制作工艺去除该非晶层，再形成一外延层于凹槽内。层于凹槽内。层于凹槽内。

【技术实现步骤摘要】
半导体元件及其制作方法
[0001]本申请是中国专利技术专利申请(申请号：201810188894.X，申请日：2018年03月08日，专利技术名称：半导体元件及其制作方法)的分案申请。


[0002]本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种于栅极结构旁形成外延层的方法。

技术介绍

[0003]为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(silicon carbide,SiC)外延结构，对栅极通道区产生伸张应力。
[0004]现今以外延成长方式形成外延层的晶体管过程中通常会先于栅极结构两侧形成凹槽，再利用外延成长制作工艺形成外延层于凹槽内。然而以外延成长方式所形成的外延层通常无法得到平整的表面轮廓并影响元件运作。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。

技术实现思路

[0005]本专利技术一实施例公开一种制作半导体元件的方法，其主要先形成一第一栅极结构于基底上，然后进行第一蚀刻制作工艺以于第一栅极结构旁形成一凹槽，进行一离子注入制作工艺以形成一非晶层于凹槽正下方，进行第二蚀刻制作工艺去除该非晶层，再形成一外延层于凹槽内。
[0006]本专利技术另一实施例公开一种半导体元件，其主要包含一第一栅极结构设于一基底上，一外延层设于第一栅极结构旁以及一凸块设于第一栅极结构旁的基底上并同时位于外延层正下方。
附图说明
[0007]图1至图6为本专利技术优选实施例制作一半导体元件的方法示意图。
[0008]主要元件符号说明
[0009]12基底 14栅极结构
[0010]16栅极结构 18栅极介电层
[0011]20栅极材料层 22硬掩模
[0012]24间隙壁 26轻掺杂漏极
[0013]28凹槽 30离子注入制作工艺
[0014]32非晶层 34凸块
[0015]36第一V型 38第二V型
[0016]40上表面 42倾斜侧壁
[0017]44外延层 46源极/漏极区域
[0018]48接触洞蚀刻停止层 50层间介电层
[0019]52介质层 54高介电常数介电层
[0020]56功函数金属层 58低阻抗金属层
[0021]60硬掩模 62金属硅化物
[0022]64接触插塞 66第一金属层
[0023]68第二金属层 70第三金属层
具体实施方式
[0024]请参照图1至图6，图1至图6为本专利技术优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，然后在基底上形成至少一栅极结构14、16或虚置栅极。在本实施例中，栅极结构14、16的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high
‑
k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high
‑
k last)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层或介质层、一由多晶硅所构成的栅极材料层以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层与部分栅极介电层，然后剥除图案化光致抗蚀剂，以在基底12上形成各由图案化的栅极介电层18、图案化的栅极材料层20以及图案化的硬掩模22所构成的栅极结构14、16。
[0025]在本实施例中，栅极结构14、16的数量以两颗为例，但不局限于此，另外为了凸显后续于两个栅极结构14、16之间所形成的外延结构，本实施例仅显示部分栅极结构14、16，例如仅显示栅极结构14的右半部以及栅极结构16的左半部。
[0026]在本实施例中，基底12例如是硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon
‑
on
‑
insulator,SOI)基底等的半导体基底，但不以此为限。栅极介电层18可包含二氧化硅(SiO2)、氮化硅(SiN)或高介电常数(high dielectricconstant,high
‑
k)材料；栅极材料层20可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料；硬掩模22可选自由氧化硅、氮化硅、碳化硅(SiC)以及氮氧化硅(SiON)所构成的群组，但不局限于此。
[0027]此外，在一实施例中，还可选择预先在基底12中形成多个掺杂阱(未绘示)或多个作为电性隔离之用的浅沟槽隔离(shallow trench isolation,STI)。并且，本实施例虽以平面型晶体管为例，但在其他变化实施例中，本专利技术的半导体制作工艺也可应用于非平面晶体管，例如是鳍状晶体管(Fin
‑
FET)，此时，图1所标示的基底12即相对应代表为形成于一基底12上的鳍状结构。
[0028]然后分别在栅极结构14、16侧壁形成至少一间隙壁24，并选择性进行一轻掺杂离子注入，利用约930℃温度进行一快速升温退火制作工艺活化注入基底12的掺质，以在间隙
壁24两侧的基底12中分别形成一轻掺杂漏极26。在本实施例中，间隙壁24可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。
[0029]随后进行一第一蚀刻制作工艺或较佳一干蚀刻制作工艺，利用栅极结构14、16以及间隙壁24作为蚀刻掩模沿着间隙壁24向下蚀刻基底，以于栅极结构14、16旁或更具体而言栅极结构14两侧以及栅极结构16两侧分别形成一凹槽28。值得注意的是，为了凸显后续凹槽的变化以及所形成外延层的结构本实施例仅显示两个栅极结构14、16之间的凹槽28。
[0030]如图2所示，接着进行一离子注入制作工艺30将离子注入凹槽28正下方的基底12内以形成一非晶层32。更具体而言，本阶段形成非晶层32的方式主要利用离子注入制作工艺30将离子注入基底内12由此将由单晶硅所构成的部分基底12转换为非晶结构的非晶层32。在本实施例中，离子注入制作工艺30所注入的离子是选自由砷、锗以及磷所构成的群组，其中离子注入制作工艺的能量本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成一第一栅极结构于一基底上；进行一第一蚀刻制作工艺以于该第一栅极结构旁形成一凹槽；进行一离子注入制作工艺以形成一非晶层于该凹槽正下方；进行一第二蚀刻制作工艺去除该非晶层；以及形成一外延层于该凹槽内。2.如权利要求1所述的方法，其中该第一蚀刻制作工艺包含一干蚀刻制作工艺。3.如权利要求1所述的方法，其中该离子注入制作工艺所注入的离子是选自由砷、锗以及磷所构成的群组。4.如权利要求1所述的方法，其中该第二蚀刻制作工艺包含一湿蚀刻制作工艺。5.如权利要求4所述的方法，其中该第二蚀刻制...

【专利技术属性】
技术研发人员：林猷颖，叶怡良，蔡松蒝，游峻伟，王俞仁，吴振，林泰言，
申请(专利权)人：蓝枪半导体有限责任公司，
类型：发明
国别省市：