用于内存访问的集成电路、处理方法、电子设备和介质技术

本公开实施例公开了一种用于内存访问的集成电路、处理方法、电子设备和介质，其中，集成电路包括：第一位宽转换模块，用于将处理器的第一写访问信号转换为包括两份原待写数据的第二写访问信号；第一内存控制模块，用于将第二写访问信号中的目标待写数据转换为满足内存物理层接口所支持的第一协议的至少一组第一待写数据，确定对应的一组第三写访问信号，每组第一待写数据包括分别来自两份原待写数据的两份相同的第一待写数据；内存物理层接口，用于将每组第三写访问信号转换为满足内存协议的两路第四写访问信号，并将各第四写访问信号传输至其对应的内存模块。本公开实施例可以基于较低安全等级的内存有效满足较高安全等级功能的存储需求。等级功能的存储需求。等级功能的存储需求。

【技术实现步骤摘要】
用于内存访问的集成电路、处理方法、电子设备和介质


[0001]本公开涉及半导体技术，尤其是一种用于内存访问的集成电路、处理方法、电子设备和介质。

技术介绍

[0002]在智能驾驶领域，智能驾驶芯片的DDR(Double Data Rate SDRAM(Synchronous Dynamic Random Access Memory)，双倍速率同步动态随机存储器)主要用于智能驾驶的感知预测功能，该功能当前对于功能安全等级的要求是ASILB(Automotive Safety Integrity Level B，汽车安全完整性等级B)，但随着智能驾驶功能中安全等级为ASILD(Automotive Safety Integrity Level D，汽车安全完整性等级D)的控制和决策功能的算法的演进，控制和决策功能算法需要的算力和存储需求越来越大，通过处理器(或处理器内部的核(Core))和RAM进行控制和决策算法的开发存在存储不够的问题，导致较高安全等级功能对应的较高安全等级存储不足。

技术实现思路

[0003]为了解决上述较高安全等级功能对应的较高安全等级存储不足等技术问题，提出了本公开。本公开的实施例提供了一种用于内存访问的集成电路、处理方法、电子设备和介质。
[0004]根据本公开实施例的一个方面，提供了一种用于内存访问的集成电路，包括：第一位宽转换模块，用于将处理器的第一写访问信号中的原待写数据按照第一预设转换方式转换为包括两份所述原待写数据的目标待写数据，基于所述目标待写数据确定转换后的第二写访问信号；第一内存控制模块，与所述第一位宽转换模块连接，用于将所述第二写访问信号中的所述目标待写数据转换为满足内存物理层接口所支持的第一协议的至少一组第一待写数据，基于每组所述第一待写数据确定对应的一组第三写访问信号，每组所述第一待写数据包括分别来自两份所述原待写数据的两份相同的第一待写数据，每组所述第三写访问信号包括两路第三写访问信号；内存物理层接口，与所述第一内存控制模块连接，用于将每组所述第三写访问信号转换为满足内存协议的两路第四写访问信号，并将各所述第四写访问信号传输至其对应的内存模块。
[0005]根据本公开实施例的另一个方面，提供了一种用于内存访问的处理方法，包括：将处理器的第一写访问信号中的原待写数据按照第一预设转换方式转换为包括两份所述原待写数据的目标待写数据，基于所述目标待写数据确定转换后的第二写访问信号；将所述第二写访问信号中的所述目标待写数据转换为满足内存物理层接口所支持的第一协议的至少一组第一待写数据，基于每组所述第一待写数据确定对应的一组第三写访问信号，每组所述第一待写数据包括分别来自两份所述原待写数据的两份相同的第一待写数据，每组所述第三写访问信号包括两路第三写访问信号；将每组所述第三写访问信号转换为满足内存协议的两个第四写访问信号，并将各所述第四写访问信号传输至其对应的内存模块。
[0006]根据本公开实施例的再一方面，提供一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序用于执行本公开上述任一实施例所述的方法；或者，所述存储介质用于存储本公开上述任一实施例所述的集成电路的至少一个硬件逻辑电路需要存储的数据，以使所述硬件逻辑电路在工作时能够实现对应的功能。
[0007]根据本公开实施例的又一方面，提供一种电子设备，所述电子设备包括：处理器；用于存储所述处理器可执行指令的存储器；所述处理器，用于从所述存储器中读取所述可执行指令，并执行所述指令以实现本公开上述任一实施例所述的方法；或者，所述电子设备包括上述任一实施例所述的集成电路；其中，所述集成电路中的至少一个模块通过硬件逻辑电路实现。
[0008]基于本公开上述实施例提供的用于内存访问的集成电路、处理方法、电子设备和介质，通过将处理器的第一写访问信号进行位宽转换，将原待写数据转换为包括两份原待写数据的目标待写数据，进而基于目标待写数据确定转换后的第二写访问信号，通过第一内存控制模块和内存物理层接口将两份原待写数据写入到两个内存模块，以便于在读取数据时，可以从该两个内存模块读取相同的数据，通过两内存模块访问结果的一致性，保证较高安全等级功能的功能安全，实现内存控制器在只满足较低安全等级的场景下，也可完成较高安全等级功能的访问操作，从而可以将较低安全等级的内存用于较高安全等级功能，使得较高安全等级功能可以访问较低安全等级的内存，在保证功能安全的基础上为较高安全等级功能提供更大的存储支撑，有效满足较高安全等级功能的存储需求，解决较高安全等级存储不足等问题。
[0009]下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。
附图说明
[0010]通过结合附图对本公开实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
[0011]图1是本公开提供的用于内存访问的集成电路的一个示例性的应用场景；
[0012]图2是本公开一示例性实施例提供的用于内存访问的集成电路的结构示意图；
[0013]图3是本公开另一示例性实施例提供的用于内存访问的集成电路的结构示意图；
[0014]图4是本公开一示例性实施例提供的读数据校验模块27的结构示意图；
[0015]图5是本公开再一示例性实施例提供的用于内存访问的集成电路的结构示意图；
[0016]图6是本公开一示例性实施例提供的内存物理层接口23的结构示意图；
[0017]图7是本公开另一示例性实施例提供的内存物理层接口23的结构示意图；
[0018]图8是本公开一示例性实施例提供的原待写数据到目标待写数据的转换原理示意图；
[0019]图9是本公开又一示例性实施例提供的用于内存访问的集成电路的结构示意图；
[0020]图10是本公开再一示例性实施例提供的用于内存访问的集成电路的结构示意图；
[0021]图11是本公开一示例性实施例提供的第三数据到第四数据的转换原理示意图；
[0022]图12是本公开一示例性实施例提供的用于内存访问的处理方法的流程示意图：
[0023]图13是本公开另一示例性实施例提供的用于内存访问的处理方法的流程示意图；
[0024]图14是本公开一示例性实施例提供的内存访问的读数据流程示意图；
[0025]图15是本公开再一示例性实施例提供的用于内存访问的处理方法的流程示意图；
[0026]图16是本公开电子设备另一个应用实施例的结构示意图。
具体实施方式
[0027]下面，将参考附图详细地描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。
[0028]应注意到：除非另外具体说明，否则在这些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于内存访问的集成电路，包括：第一位宽转换模块，用于将处理器的第一写访问信号中的原待写数据按照第一预设转换方式转换为包括两份所述原待写数据的目标待写数据，基于所述目标待写数据确定转换后的第二写访问信号；第一内存控制模块，与所述第一位宽转换模块连接，用于将所述第二写访问信号中的所述目标待写数据转换为满足内存物理层接口所支持的第一协议的至少一组第一待写数据，基于每组所述第一待写数据确定对应的一组第三写访问信号，每组所述第一待写数据包括分别来自两份所述原待写数据的两份相同的第一待写数据，每组所述第三写访问信号包括两路第三写访问信号；内存物理层接口，与所述第一内存控制模块连接，用于将每组所述第三写访问信号转换为满足内存协议的两路第四写访问信号，并将各所述第四写访问信号传输至其对应的内存模块。2.根据权利要求1所述的集成电路，还包括：第二内存控制模块，与所述第一位宽转换模块连接，用于将所述第二写访问信号中的所述目标待写数据转换为满足内存物理层接口所支持的第一协议的至少一组第二待写数据，基于每组所述第二待写数据确定对应的一组第五写访问信号，每组所述第二待写数据包括分别来自两份所述原待写数据的两份相同的第二待写数据，每组所述第五写访问信号包括两路第五写访问信号；第一比较模块，分别与所述第一内存控制模块和所述第二内存控制模块连接，用于将各组所述第三写访问信号与各组所述第五写访问信号进行比较，响应于比较结果为不一致，输出错误信号。3.根据权利要求2所述的集成电路，还包括：第二位宽转换模块和读数据校验模块；所述内存物理层接口，还用于分别从第一内存模块、第二内存模块获取至少一组第一数据，将所述至少一组第一数据中的每组第一数据转换为满足所述第一协议的一组第二数据，将各组所述第二数据传输至所述第一内存控制模块，每组所述第一数据包括第一读数据和第二读数据，每组所述第二数据包括与所述第一读数据对应的第三读数据和与所述第二读数据对应的第四读数据；所述第一内存控制模块，还用于将各组所述第二数据转换为满足所述第二位宽转换模块所支持的第二协议的第三数据，将所述第三数据传输至所述第二位宽转换模块；所述第二位宽转换模块，用于按照第二预设转换方式对所述第三数据进行位宽转换，获得第四数据和第五数据，将所述第四数据传输至处理器；所述读数据校验模块，用于将所述第四数据和所述第五数据进行比较，响应于比较结果为不一致，输出错误信号。4.根据权利要求3所述的集成电路，其中，所述读数据校验模块包括：预设数量的异或电路，第n个所述异或电路的两个输入分别为所述第四数据的第n位的值和所述第五数据的第n位的值，每个所述异或电路用于响应于两个输入的值不同，输出为1，响应于两个输入的值相同，输出为0，所述预设数量与所述第四数据的位宽相同；或电路，输入端分别与各所述异或电路的输出端连接，所述或电路用于响应于任一所述异或电路的输出为1，输出错误信号。
5.根据权利要求2所述的集成电路，还包括：第一延迟模块，分别与所述第一内存控制模块和所述第一比较模块连接，用于将所述第一内存控制模...

【专利技术属性】
技术研发人员：沈君成，李世贤，张杰，李建军，余洪敏，
申请(专利权)人：地平线上海人工智能技术有限公司，
类型：发明
国别省市：