本发明专利技术提供一种集成自适应镇流电阻的碳化硅MOSFET器件及其制备方法，通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本发明专利技术在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。提升碳化硅MOSFET短路能力。提升碳化硅MOSFET短路能力。
【技术实现步骤摘要】
集成自适应镇流电阻的碳化硅MOSFET器件及其制备方法
[0001]本专利技术属于功率半导体
，具体是一种集成自适应镇流电阻的碳化硅MOSFET器件及制备方法。
技术介绍
[0002]在航空、航天和军用装备中，功率半导体器件主要应用于电源与配电分系统，属于核心元器件。采用Si材料的功率半导体器件逐渐达到其理论极限，在现有研究的水平上难以进一步实现功率变换器的高频化、高功率密度及小型化。
[0003]具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点的碳化硅(Silicon Carbide)材料可以更好地满足高速发展的航天技术对功率半导体器件提出的更高的工作频率、更高的工作电压、更低的导通电阻和高功率密度，同时具备抗辐照、耐极高温等耐特殊环境能力的需求。
[0004]碳化硅MOSFET具有更小的体积、更低的损耗、更强的电流导通能力，采用SiC功率MOSFET可简化功率电子系统的拓扑结构，减小系统整体损耗与体积，促进系统小型化、轻量化。SiC MOSFET栅氧化层薄、短路耐量小，由于高频开关特性，其对回路寄生参数的影响更加敏感，桥臂结构应用时更易因串扰而引起误导通导致短路。目前，宇航电源系统应用需要开关器件具有约10μs的短路耐受时间，从而使系统控制器能及时检测到故障。否则，器件的短路失效将导致电源系统故障，甚至威胁航天器的安全运行。然而，目前商业化SiC MOSFET器件的短路耐受时间约为6μs，因此有效提升SiC MOSFET短路耐受时间对实现其在宇航电源系统/推进系统中应用至关重要。
技术实现思路
[0005]为了解决上述问题，本专利技术提出一种集成自适应镇流电阻的碳化硅MOSFET器件及其制备方法，通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本专利技术在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。
[0006]为达到上述目的，本专利技术采用下述技术方案：
[0007]一种集成自适应镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N
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漂移区4；所述N
‑
漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62，栅极凹槽下方为P+屏蔽层9，栅极凹槽左上方为第一P型基区3；所述第一P型基区3左上方为第一P+欧姆接触区2，所述第一P型基区3上方中间为第一N+源区7，所述第一P型基区3右上方和栅极凹槽之间为第一N
‑
镇流电阻
区8；栅极凹槽右上方为第二P型基区31；所述第二P型基区31右上方为第二P+欧姆接触区21，所述第二P型基区31上方中间为第二N+源区71，所述第二P型基区31左上方和栅极凹槽之间为第二N
‑
镇流电阻区81；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
[0008]作为优选方式，所述栅介质62为SiO2。
[0009]作为优选方式，所述第一P+欧姆接触区2、第一N+源区7、第一N
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镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N
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镇流电阻区81、第二P型基区31均为多次离子注入形成。
[0010]作为优选方式，所述器件第一P+欧姆接触区2、第一N+源区7、第一N
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镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N
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镇流电阻区81、第二P型基区31、N
‑
漂移区4、N+衬底区5的材料均为碳化硅。
[0011]本专利技术还提供第二种集成自适应镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N
‑
漂移区4；所述N
‑
漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62；
[0012]栅极凹槽左侧为第一P型基区3；第一P型基区3包括第一水平段A301、连接于第一水平段A301下方的竖直段A302、连接于竖直段A302下方左侧的第二水平段A303，所述第二水平段A303内部左上方为第一P+欧姆接触区2，所述第一水平段A301的左上方为第一N+源区7，第一N+源区7右侧和栅极凹槽之间为右上方为第一N
‑
镇流电阻区8；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；
[0013]栅极凹槽右方为第二P型基区31；第二P型基区31包括第一水平段B311、连接于第一水平段B311下方的竖直段B312、连接于竖直段B312下方右侧的第二水平段B313，所述第二水平段B313内部右上方为第二P+欧姆接触区21，所述第一水平段B311右上方为第二N+源区71，第二N+源区71左侧和栅极凹槽之间为第二N
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镇流电阻区81；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
[0014]本专利技术还提供一种所述的集成自适应镇流电阻的碳化硅MOSFET器件的制备方法，包括以下步骤：
[0015]第一步：清洗外延片，N
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外延上注入铝离子形成P型基区；
[0016]第二步：以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区；
[0017]第三步：以多晶硅为注入阻挡层注入氮离子形成N+源区；
[0018]第四步：以多晶硅为注入阻挡层注入N
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镇流电阻区；
[0019]第五步：刻蚀形成栅极沟槽；
[0020]第六步：注入铝离子形成P+屏蔽层；
[0021]第七步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化；
[0022]第八步：淀积并刻蚀金属形成电极。
[0023]本专利技术通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，
电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本专利技术在保证沟槽型碳化硅MOSFET器件静态参本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底区(5)、N+衬底区(5)上方的N
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漂移区(4)；所述N
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漂移区(4)的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅(52)、栅极凹槽的栅介质(62)，栅极凹槽下方为P+屏蔽层(9)，栅极凹槽左上方为第一P型基区(3)；所述第一P型基区(3)左上方为第一P+欧姆接触区(2)，所述第一P型基区(3)上方中间为第一N+源区(7)，所述第一P型基区(3)右上方和栅极凹槽之间为第一N
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镇流电阻区(8)；栅极凹槽右上方为第二P型基区(31)；所述第二P型基区(31)右上方为第二P+欧姆接触区(21)，所述第二P型基区(31)上方中间为第二N+源区(71)，所述第二P型基区(31)左上方和栅极凹槽之间为第二N
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镇流电阻区(81)；所述第一P+欧姆接触区(2)与第一N+源区(7)上方为源极金属(1)；所述第二P+欧姆接触区(21)与第二N+源区(71)上方为源极金属(1)。2.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述栅介质(62)为SiO2。3.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述第一P+欧姆接触区(2)、第一N+源区(7)、第一N
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镇流电阻区(8)、第一P型基区(3)、P+屏蔽层(9)、及第二P+欧姆接触区(21)、第二N+源区(71)、第二N
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镇流电阻区(81)、第二P型基区(31)均为多次离子注入形成。4.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述器件第一P+欧姆接触区(2)、第一N+源区(7)、第一N
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镇流电阻区(8)、第一P型基区(3)、P+屏蔽层(9)、及第二P+欧姆接触区(21)、第二N+源区(71)、第二N
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镇流电阻区(81)、第二P型基区(31)、N
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漂移区(4)、N+衬底区(5...
【专利技术属性】
技术研发人员：王新中，李轩，娄谦，梁军，岳德武，王卓，张波，
申请(专利权)人：深圳信息职业技术学院，
类型：发明
国别省市：
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