用于应变半导体纳米带的包覆和缩合制造技术

本公开的发明专利技术名称是“用于应变半导体纳米带的包覆和缩合”。本文中提供了形成具有增加的应变的纳米线的半导体器件的技术。硅锗或锗锡的薄层可被沉积在一个或多个悬浮的纳米带之上。然后，可使用退火工艺来驱动硅锗或锗锡贯穿一个或多个半导体纳米带，从而形成沿着一个或多个纳米带的长度具有变化的材料成分的一个或多个纳米带。在一些示例中，一个或多个纳米带中的至少一个包括在纳米带一端的基本没有锗的第一区域、在纳米带另一端的基本没有锗的第二区域以及在第一和第二区域之间的具有基本均匀的非零锗浓度的第三区域。材料成分沿着纳米带长度的变化施加压应变。沿着纳米带长度的变化施加压应变。沿着纳米带长度的变化施加压应变。

【技术实现步骤摘要】
用于应变半导体纳米带的包覆和缩合


[0001]本公开涉及集成电路，并且更特别地，涉及半导体器件中的应变纳米带。

技术介绍

[0002]随着集成电路大小不断缩小，出现了许多挑战。例如，减小存储器和逻辑单元的大小变得越来越困难。已经考虑了最大化可用半导体表面以形成有源沟道的不同晶体管架构，包括纳米片（nanosheet）（例如全环绕栅（gate
‑
all
‑
around））和叉片（forksheet）架构。然而，这样的架构在半导体沟道上施加的应变方面附带缺陷。对于一些器件，没有足够的应变可能导致较差的器件性能。因此，在形成某些晶体管结构同时在半导体沟道上维持足够程度的应变方面仍存在许多不小的挑战。
附图说明
[0003]图1是根据本公开实施例的一对半导体器件的截面视图，其示出了半导体器件之一上的一组较薄的应变更大的纳米线。
[0004]图2A
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2L是示出根据本公开一些实施例的用于形成具有增加的应变的纳米线的半导体器件的示例过程中的各个阶段的截面视图。
[0005本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：半导体器件，所述半导体器件具有在源极区域和漏极区域之间延伸的一个或多个半导体纳米带；第一间隔物结构，所述第一间隔物结构在所述一个或多个半导体纳米带的第一端周围；第二间隔物结构，所述第二间隔物结构在所述一个或多个半导体纳米带的第二端周围；以及栅极结构，所述栅极结构在所述一个或多个半导体纳米带周围并且在所述第一和第二间隔物结构之间；其中，所述一个或多个半导体纳米带中的至少一个纳米带包括在所述纳米带一端的基本没有锗（Ge）的第一区域、在所述纳米带另一端的基本没有锗的第二区域以及在所述第一和第二区域之间的第三区域，其中，所述第三区域的整体具有非零Ge浓度，并且所述第三区域延伸穿过所述至少一个纳米带的整个厚度。2.如权利要求1所述的集成电路，其中，所述至少一个纳米带包括锗和硅。3.如权利要求2所述的集成电路，其中，所述至少一个纳米带包括p型硅。4.如权利要求1所述的集成电路，其中，所述第三区域在所述第一和第二区域之间沿着所述至少一个纳米带的整个长度延伸。5.如权利要求1至4中任一项所述的集成电路，其中，所述第三区域具有在10%和90%之间的Ge浓度。6.如权利要求1至4中任一项所述的集成电路，其中，所述第三区域具有在40%和60%之间的Ge浓度。7.如权利要求1至4中任一项所述的集成电路，其中，所述第一间隔物结构在所述第一区域周围，并且所述第二间隔物结构在所述第二区域周围。8.如权利要求1至4中任一项所述的集成电路，其中，所述至少一个纳米带的所述第三区域的厚度小于所述至少一个纳米带的所述第一或第二区域的厚度。9.一种印刷电路板，所述印刷电路板包括如权利要求1至4中任一项所述的集成电路。10.一种集成电路，包括：半导体器件，所述半导体器件具有在源极区域和漏极区域之间延伸的多个半导体纳米带；第一间隔物结构，所述第一间隔物结构在所述多个半导体纳米带的第一端周围；第二间隔物结构，所述第二间隔物结构在所述多个半导体纳米带的第二端周围；以及栅极结构，所述栅极结构在所述半导体纳米带周围并且在所述第一和第二间隔物结构之间；其中，所述多个半导体纳米带中的至少一个纳米带包括在所述纳米带一端的基本没有锡（Sn）的第一区域、在所述纳米带另一端的基本没有锡的第二区域以及在所述第一和第二区域之间的第三区域，其中...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：