一种基于低压CMOS工艺的RS-485/422发送端驱动电路制造技术

本发明专利技术公开了一种一种基于低压CMOS工艺实现的RS

【技术实现步骤摘要】
一种基于低压CMOS工艺的RS
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485/422发送端驱动电路


[0001]本专利技术涉及一种基于低压CMOS工艺实现的RS
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485/422发送端驱动电路。

技术介绍

[0002]RS
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485/422是一种成本低而且可靠的通信规范，可用于控制系统、微机系统等工业、民用和军用领域。RS
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485/422对相应的接口电气特性做了定义，通常要求发送端A端口和B端口的耐压范围通常为
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7.5V—+12.5V。这对于驱动电路中MOS管的耐压提出了很高要求。
[0003]目前RS
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485/422发送电路的MOS管通常采用以DMOS为例的高压MOS器件，但此类器件的特征尺寸通常比普通CMOS工艺大。出于制造成本的考虑，需要设计一种能适用于普通低压CMOS工艺的驱动电路。

技术实现思路

[0004]本专利技术的目的在于提供一种一种RS
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485/422发送端驱动电路，它采用低压CMOS工艺，能够耐高压，降低制造成本，并且具有可扩展性，可基于不同电压的工艺实现，解决了现有技术中的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：
[0006]一种RS
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485/422发送端驱动电路，用于驱动芯片的A/B管脚，在
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7.5V—+12.5V这一较大的电压范围内保护芯片。所述RS
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485/422发送端驱动电路包括：逻辑控制电路、上拉驱动电路和下拉驱动电路，其中：
[0007]所述逻辑控制电路的第一输入端与所述上拉驱动电路的第一输出端连接，所述逻辑控制电路的第二输入端连接数据信号，所述逻辑控制电路的第三输入端与所述下拉驱动电路的第二输出端连接，所述逻辑控制电路的第一输出端与所述上拉驱动电路的第一输入端连接，所述逻辑控制电路的第二输出端与所述下拉驱动电路的第一输入端连接，所述上拉驱动电路的第二输出端即为芯片的A/B管脚，用于连接所述RS
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485/422总线，所述下拉驱动电路的第一输出端即为芯片的A/B管脚，用于连接所述RS
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485/422总线。
[0008]优选的，所述逻辑控制电路通过与所述上拉驱动电路的连接，间接检测所述的A/B管脚电压大小，并在电压低于第一预设电压时，第一输出端输出为第二电压信号，关闭上拉驱动电路中的驱动管；在电压高于第一预设电压时，第一输出端输出为数据信号；在电压高于预设第二电压时，第二输出端输出为第一电压信号，关闭下拉驱动电路中的驱动管；在电压低于预设第二电压时，第二输出端输出为数据信号。
[0009]优选的，所述上拉驱动电路，用于传输数据信号，并在A/B管脚电压过高或过低时对电路进行保护。当所述上拉驱动电路第一输入端输入第二电压信号时，驱动电路关断；当所述上拉驱动电路第一输入端输入数据信号且A/B管脚电压在第一预设电压和第二预设电压之间时，驱动电路正常工作并输出数据信号；当所述上拉驱动电路第一输入端输入数据信号且A/B管脚电压高于第二预设电压时，驱动电路关断。
[0010]优选的，所述下拉驱动电路，用于传输数据信号，并在A/B管脚电压过高或过低时对电路进行保护。当所述下拉驱动电路第一输入端输入第一电压信号时，驱动电路关断；当所述上拉驱动电路第一输入端输入数据信号且A/B管脚电压在第一预设电压和第二预设电压之间时，驱动电路正常工作并输出数据信号；当所述下拉驱动电路第一输入端输入数据信号且A/B管脚电压低于第一预设电压时，驱动电路关断。
[0011]较佳的，所述逻辑控制电路的组成为：第二十二NMOS管的栅极和第二十三NMOS管的漏极相连，为逻辑控制电路的第三输入端，第二十二NMOS管的漏极和第二十三NMOS管的栅极连接至电源电压，第二十二NMOS管和第二十三NMOS管的源极相连，连接至第二十四PMOS的栅极，第二十二NMOS管和第二十三NMOS管的衬底连至他们的源极，第二十四PMOS的源极连至电源电压，漏极连至第一反相器输入端及第二十五PMOS的源极，第二十五PMOS的漏极和栅极相连接至地电位，第二反相器输入端为逻辑控制电路的第二输入端，第一、第二反相器的输出端分别连接第一与非门的两个输入，第一与非门的输出为逻辑控制电路的第一输出端；第二十二PMOS管的栅极和第二十三PMOS管的漏极相连，为逻辑控制电路的第一输入端，第二十二PMOS管的漏极和第二十三PMOS管的栅极连接至地电位，第二十二PMOS管和第二十三PMOS管的源极相连，连接至第二十四NMOS的栅极，第二十二PMOS管和第二十三PMOS管的衬底连至他们的源极，第二十四NMOS的源极连至地电位，漏极连至第一缓冲器输入端及第二十五NMOS的源极，第二十五NMOS的漏极和栅极相连接至电源电压，第一与门的两个输入分别为第一缓冲器输出端和逻辑控制电路的第二输入端，第一与门的输出为逻辑控制电路的第二输出端。
[0012]较佳的，所述上拉驱动电路的组成为：第五PMOS管的栅极为上拉驱动电路的第一输入端，源极连至电源电压及第一浮动阱电路第一输入端，漏极连至第四PMOS管的源极、第一浮动阱电路第二输入端及第二浮动阱电路第二输入端，衬底连至第一浮动阱电路的输出端，第四PMOS的栅极连至地电位及第一基本堆叠单元的第一输入相连，漏极连至第二浮动阱电路第二输入端及第一基本堆叠单元的第二输入，不同基本堆叠单元间，前一个的第一、第二输出与就一个的第一、第二输入相连，基本单元的个数由工艺最大耐压决定。最后一个基本堆叠单元的第一输出连至第二电阻的一端及第十九NMOS管和第六PMOS管的栅极，第二电阻的另一端连接第一PMOS管的源极、第十九NMOS管和第六PMOS管的漏极，第十九NMOS管的源极通过第一电阻与第六PMOS管的源极连接，最后一个基本堆叠单元的第二输出连接至第一PMOS管的源极及第三浮动阱电路的第一输入端，衬底连至浮动阱电路的输出端，漏极连接第三浮动阱电路的第二输入端，为上拉驱动电路的第二输出。
[0013]较佳的，所述上拉驱动电路中的浮动阱电路的组成为：第十七PMOS管的栅极和第十八PMOS管的漏极相连，为浮动阱电路的第一输入端，第十七PMOS管的漏极和第十八PMOS管的栅极相连，为浮动阱电路的第二输入端，第十七PMOS管和第十八PMOS管的源极和衬底极都连在一起，为浮动阱电路的第一输出端。起作用在于对比两个输入的电压大小，输出其中较大的电压。
[0014]较佳的，所述上拉驱动电路中的基本堆叠电路的组成为：第四电阻的一端为基本堆叠电路的第一输入端，另一端连接第三PMOS管的栅极及第十二PMOS管的源极，为基本堆叠电路的第一输出端，第三PMOS管的源极连接第十二PMOS管的栅极及第四浮动阱电路的第一输入端，为基本堆叠电路的第二输入端，第三PMOS管的漏极连接第四浮动阱电路的第二
输入端及第十二PMOS管的漏极，第三PMOS管及第十二PMOS管的衬底连接第四浮动阱电路的第一输出端，为基本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于低压CMOS工艺的RS
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485/422发送端驱动电路，其特征在于：包括逻辑控制电路、上拉驱动电路和下拉驱动电路；所述逻辑控制电路的第一输入端与所述上拉驱动电路的第一输出端连接，所述逻辑控制电路的第二输入端连接数据信号，所述逻辑控制电路的第三输入端与所述下拉驱动电路的第二输出端连接，所述逻辑控制电路的第一输出端与所述上拉驱动电路的第一输入端连接，所述逻辑控制电路的第二输出端与所述下拉驱动电路的第一输入端连接，所述上拉驱动电路的第二输出端即为芯片的A/B管脚，用于连接所述RS
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485/422总线，所述下拉驱动电路的第一输出端即为芯片的A/B管脚，用于连接所述RS
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485/422总线。2.根据权利要求1所述的一种基于低压CMOS工艺的RS
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485/422发送端驱动电路，其特征在于：所述逻辑控制电路的组成为：第二十二NMOS管的栅极和第二十三NMOS管的漏极相连，为逻辑控制电路的第三输入端，第二十二NMOS管的漏极和第二十三NMOS管的栅极连接至电源电压，第二十二NMOS管和第二十三NMOS管的源极相连，连接至第二十四PMOS的栅极，第二十二NMOS管和第二十三NMOS管的衬底连至他们的源极，第二十四PMOS的源极连至电源电压，漏极连至第一反相器输入端及第二十五PMOS的源极，第二十五PMOS的漏极和栅极相连接至地电位，第二反相器输入端为逻辑控制电路的第二输入端，第一、第二反相器的输出端分别连接第一与非门的两个输入，第一与非门的输出为逻辑控制电路的第一输出端；第二十二PMOS管的栅极和第二十三PMOS管的漏极相连，为逻辑控制电路的第一输入端，第二十二PMOS管的漏极和第二十三PMOS管的栅极连接至地电位，第二十二PMOS管和第二十三PMOS管的源极相连，连接至第二十四NMOS的栅极，第二十二PMOS管和第二十三PMOS管的衬底连至他们的源极，第二十四NMOS的源极连至地电位，漏极连至第一缓冲器输入端及第二十五NMOS的源极，第二十五NMOS的漏极和栅极相连接至电源电压，第一与门的两个输入分别为第一缓冲器输出端和逻辑控制电路的第二输入端，第一与门的输出为逻辑控制电路的第二输出端。3.根据权利要求1所述的一种基于低压CMOS工艺的RS
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485/422发送端驱动电路，其特征在于：所述上拉驱动电路的组成为：第五PMOS管的栅极为上拉驱动电路的第一输入端，源极连至电源电压及第一浮动阱电路第一输入端，漏极连至第四PMOS管的源极、第一浮动阱电路第二输入端及第二浮动阱电路第二输入端，衬底连至第一浮动阱电路的输出端，第四PMOS的栅极连至地电位及第一基本堆叠单元的第一输入相连，漏极连至第二浮动阱电路第二输入端及第一基本堆叠单元的第二输入，不同基本堆叠单元间，前一个的第一、第二输出与就一个的第一、第二输入相连，基本单元的个数由工艺最大耐压决定；最后一个基本堆叠单元的第一输出连至第二电阻的一端及第十九NMOS管和第六PMOS管的栅极，第二电阻的另一端连接第一PMOS管的源极、第十九NMOS管和第六PMOS管的漏极，第十九NMOS管的源极通过第一电阻与第六PMOS管的源极连接，最后一个基本堆叠单元的第二输出连接至第一PMOS管的源极及第三浮动阱电路的第一输入端，衬底连至浮动阱电路的输出端，漏极连接第三浮动阱电路的第二输入端，为上拉...

【专利技术属性】
技术研发人员：王少熙，王思佳，
申请(专利权)人：西北工业大学，
类型：发明
国别省市：