本公开实施例中提供硬件加速系统、控制方法、芯片及电子设备，硬件加速系统包括：至少一个硬件加速单元；硬件加速单元包括：用于流水线作业的多个硬件电路模块，包括：读数据模块；数据计算模块，在流水线中位于读数据模块后级；写数据模块，在流水线中位于数据计算模块后级；其中，每个硬件电路模块各自具有一组控制接口；一组控制接口包括配置接口及启动接口，用于分别接收控制命令以使每个硬件电路模块之间被相互独立地配置及启动。由此，可以通过独立地控制每个硬件电路模块的配置和启动，以使前、后级硬件电路模块之间在配置时间和启动后的数据计算时间相互形成重叠，提升模块的运行效率，提高硬件加速系统的加速效果及数据吞吐率。吞吐率。吞吐率。
【技术实现步骤摘要】
硬件加速系统、控制方法、芯片及电子设备
[0001]本公开涉及电子电路
，尤其涉及硬件加速系统、控制方法、芯片及电子设备。
技术介绍
[0002]硬件加速在高性能计算的重要组成部分。硬件加速系统中的硬件加速单元或称执行单元(Execution Unit)可抽象为读数据模块(RDMA)、多个计算模块(COMPUTE[n])及写回模块(WDMA)三个部分。硬件加速单元的运行流程是：
[0003]1.控制器配置读数据模块、计算模块及写回模块的寄存器；
[0004]2.控制器配置启动信号，使读数据模块、计算模块及写回模块同时开始运行；
[0005]3.读数据模块、计算模块及写回模块运行完毕，通知控制器更新寄存器，开始执行新的任务。
[0006]该方案控制简单，易于实现。
[0007]但是，该方案存在一定缺陷。在每个加速任务执行时，都需要在依次配置完成这三个模块的寄存器之后，才开始启动该三个模块，一旦其中某个模块的配置命令数较多，就会拖累整个硬件加速单元的启动时间，从而降低硬件加速的执行效率。
技术实现思路
[0008]鉴于以上所述现有技术的缺点，本公开的目的在于提供硬件加速系统、控制方法、芯片及电子设备，解决相关技术中的问题。
[0009]本公开第一方面提供一种硬件加速系统，包括：至少一个硬件加速单元；所述硬件加速单元包括：用于流水线作业的多个硬件电路模块；所述多个硬件电路模块包括：读数据模块；数据计算模块，在所述流水线中位于所述读数据模块后级；写数据模块，在所述流水线中位于所述数据计算模块后级；其中，每个所述硬件电路模块各自具有一组控制接口；所述一组控制接口包括配置接口及启动接口，用于分别接收控制命令以使每个所述硬件电路模块之间被相互独立地配置及启动。
[0010]在第一方面的实施例中，所述硬件加速单元包括：至少一个阻塞电路模块，用于在一所述硬件电路模块处于被配置时，阻塞前级数据输入所述硬件电路模块。
[0011]在第一方面的实施例中，所述阻塞电路模块数量为至少两个，所述数据计算模块及写数据模块分别配置有一阻塞电路模块；或者，所述阻塞电路模块数量为一个，所述阻塞电路模块包含至少两个阻塞区域，分别用于所述数据计算模块及写数据模块对前级数据的阻塞。
[0012]在第一方面的实施例中，所述一组控制接口还包括：空闲指示接口，用于输出表示硬件电路模块处于空闲状态的空闲指示信号。
[0013]在第一方面的实施例中，各所述硬件电路模块在预设逻辑时序的控制命令的控制下流水线作业，并使前、后级的硬件电路模块之间在一或多个任务中的配置时间同启动后
的数据计算时间相互形成重叠。
[0014]在第一方面的实施例中，所述预设逻辑时序包括：第一控制时序；所述硬件加速单元在第一控制时序的控制命令的控制下，处于处理单个任务的第一运行模式；所述第一运行模式包括：每个所述硬件电路模块被配置后启动，且后级的硬件电路模块的配置基于前级的硬件电路模块的配置完成而被执行。
[0015]在第一方面的实施例中，所述预设逻辑时序包括：第二控制时序；所述硬件加速单元在第二控制时序的控制命令的控制下，处于处理多个任务的第二运行模式；所述第二运行模式包括：每个所述硬件电路模块连续地进行多个组合动作，每个组合动作包括配置、启动及空闲指示，每个组合动作对应于一个任务的处理；并且，对位于后级的硬件电路模块的配置基于前级的硬件电路模块的配置完成而被执行。
[0016]在第一方面的实施例中，所述硬件加速单元有多个；所述多个硬件加速单元在预设逻辑时序的控制命令的控制下，处于相互之间按流水线作业以处理多个任务的第三运行模式：所述第三运行模式包括：按照优先对每个硬件加速单元分配单任务的方式将所述多个任务分配完毕；；位于前级的硬件加速单元的写数据模块的待处理数据被分散成多个数据段以在多个写子任务中处理，位于后级的硬件加速单元的读数据模块对应所述多个数据段执行多个读子任务，同一数据段对应的所述读子任务在对应的写子任务完成之后执行。
[0017]在第一方面的实施例中，所述硬件加速系统包括：至少一个控制模块，分别连接每个所述硬件电路模块的一组控制接口，用于输出预设时序逻辑的控制命令。
[0018]本公开第二方面提供一种控制方法，用于控制如第一方面中任一项所述的硬件加速系统，所述方法包括：生成预设逻辑时序的各控制命令；向各所述硬件电路模块输出各所述控制命令，以使各所述硬件电路模块在预设时序逻辑的控制命令的控制下流水线作业，且使前、后级的硬件电路模块之间在一或多个任务中的配置时间同启动后的数据计算时间相互形成重叠。
[0019]本公开第三方面提供一种芯片，包括：如第一方面中任一项所述的硬件加速系统。
[0020]本公开第四方面提供一种电子设备，包括：如第三方面中所述的芯片。
[0021]如上所述，本公开实施例中提供硬件加速系统、控制方法、芯片及电子设备，硬件加速系统包括：至少一个硬件加速单元；所述硬件加速单元包括：用于流水线作业的多个硬件电路模块；所述多个硬件电路模块包括：读数据模块，耦接数据输入接口；数据计算模块，在所述流水线中位于所述读数据模块后级；写数据模块，在所述流水线中位于所述数据计算模块后级，耦接数据输出接口；其中，每个所述硬件电路模块各自具有一组控制接口；所述一组控制接口包括配置接口及启动接口，用于分别接收控制命令以使每个所述硬件电路模块之间被相互独立地配置及启动。由此，可以通过独立地控制每个硬件电路模块的配置和启动，以使前、后级硬件电路模块之间在配置时间和启动后的数据计算时间相互形成重叠，提升模块的运行效率，提高硬件加速系统的加速效果及数据吞吐率。
附图说明
[0022]图1展示相关技术的一示例中硬件加速单元执行单任务的时序示意图。
[0023]图2展示相关技术的一示例中单个硬件加速单元处理多任务的时序示意图。
[0024]图3展示相关技术的一示例中多个硬件加速单元处理多任务的时序示意图。
[0025]图4展示本公开一实施例中硬件加速单元的结构示意图。
[0026]图5展示本公开又一实施例中硬件加速单元的结构示意图。
[0027]图6展示本公开一实施例中单个硬件加速单元处理单任务的时序示意图。
[0028]图7展示本公开一实施例中单个硬件加速单元处理多任务的时序示意图。
[0029]图8展示本公开一实施例中多个硬件加速单元处理多任务的时序示意图。
[0030]图9展示本公开一实施例中控制方法的流程示意图。
具体实施方式
[0031]以下通过特定的具体示例说明本公开的实施方式，本领域技术人员可由本公开所揭露的消息轻易地了解本公开的其他优点与功效。本公开还可以通过另外不同的具体实施方式加以实施或应用模块，本公开中的各项细节也可以根据不同观点与应用模块，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种硬件加速系统，其特征在于，包括：至少一个硬件加速单元；所述硬件加速单元包括：用于流水线作业的多个硬件电路模块；所述多个硬件电路模块包括：读数据模块；数据计算模块，在所述流水线中位于所述读数据模块后级；写数据模块，在所述流水线中位于所述数据计算模块后级；其中，每个所述硬件电路模块各自具有一组控制接口；所述一组控制接口包括配置接口及启动接口，用于分别接收控制命令以使每个所述硬件电路模块之间被相互独立地配置及启动。2.根据权利要求1所述的硬件加速系统，其特征在于，所述硬件加速单元包括：至少一个阻塞电路模块，用于在一所述硬件电路模块处于被配置时，阻塞前级数据输入配置的存储空间。3.根据权利要求2所述的硬件加速系统，其特征在于，所述阻塞电路模块数量为至少两个，所述数据计算模块及写数据模块分别配置有一阻塞电路模块；或者，所述阻塞电路模块数量为一个，所述阻塞电路模块包含至少两个阻塞区域，分别用于所述数据计算模块及写数据模块对前级数据的阻塞。4.根据权利要求1所述的硬件加速系统，其特征在于，所述一组控制接口还包括：空闲指示接口，用于输出表示硬件电路模块处于空闲状态的空闲指示信号。5.根据权利要求1所述的硬件加速系统，其特征在于，各所述硬件电路模块在预设逻辑时序的控制命令的控制下流水线作业，并使前、后级的硬件电路模块之间在一或多个任务中的配置时间同启动后的数据计算时间相互形成重叠。6.根据权利要求5所述的硬件加速系统，其特征在于，所述预设逻辑时序包括：第一控制时序；所述硬件加速单元在第一控制时序的控制命令的控制下，处于处理单个任务的第一运行模式；所述第一运行模式包括：每个所述硬件电路模块被配置后启动，且后级的硬件电路模块的配置基于前级的硬件电路模块的配置完成而被执行。7.根据权利要求...
【专利技术属性】
技术研发人员：梁喆，李磊，王健飞，马振强，
申请(专利权)人：爱芯元智半导体上海有限公司，
类型：发明
国别省市：
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