固态成像装置及电子设备制造方法及图纸

本发明专利技术涉及固态成像装置及电子设备。该固态成像装置具有以下布局，其中一个共有单元包括沿水平方向及竖直方向分别具有２像素乘４×ｎ像素（ｎ为正整数）的光电二极管阵列。

【技术实现步骤摘要】

本专利技术涉及M0S固态成像装置及例如照相机的具有固态成像装置的电子设备。
技术介绍
作为一种固态成像装置，公知以诸如CMOS(互补金属氧化物半导体)影像传感器之类的MOS影像传感器为代表的放大型固态成像装置。此外，还公知以CCD(电荷耦合装置)影像传感器为代表的电荷转移型固态成像装置。这些固态成像装置广泛地应用于数字照相机以及数字摄像机等。近年来，作为安装在诸如结合有照相机的移动电话或PDA(个人数字助理)的移动设备上的固态成像装置，MOS影像传感器比CCD影像传感器应用的更普遍，这是因为CMOS影像传感器在低电源电压以及低功耗等方面存在优势。 MOS固态成像装置具有多个像素布置为二维阵列的构造，其中每个像素均由起光电转换单元作用的光电二极管以及多个像素晶体管构成。近年来，随着像素的小型化，为了减小每一个像素的像素晶体管所占用的面积，提出了一种所谓多像素共有结构，其中多个像素共享像素晶体管的一部分。例如，日本未审查专利申请公开号2004/172950、2006/054276以及2006/157953描述了一种具有2像素共有结构的固态成像装置。
技术实现思路
但是，在MOS固态成像装置中，希望通过进一步使像素小型化来进一步增大分辨率。但是，进一步使像素小型化会导致受光部分的孔径面积的减小，由此导致灵敏度下降。因此，希望即使在使像素小型化时也可提高灵敏度。 因此，希望提供一种能够即使在使像素小型化时也可提高灵敏度的固态成像装置，以及具有该固态成像装置的电子设备。 根据本专利技术的实施例，提供了一种固态成像装置，其具有以下布局，其中一个共有单元包括沿水平方向及竖直方向分别具有2像素乘4Xn像素(n为正整数)的光电二极管阵列。 在根据本专利技术的实施例的固态成像装置中，因为一个共有单元包括沿水平方向及竖直方向分别具有2像素乘4Xn像素(n为正整数)的光电二极管阵列，故可以减小每个像素的像素晶体管的数量，由此可以增大每个光电二极管的孔径面积。此外，因为一个共有单元包括沿水平方向及竖直方向分别具有2像素乘4Xn像素(n为正整数)的光电二极管阵列，故可以为每个像素独立布置读出配线，由此可在浮动扩散体内执行像素的相加。此外，能够减小列信号处理电路的面积。根据本专利技术的另一实施例，提供了一种电子设备，其包括固态成像装置；光学系统，其将入射光导向所述固态成像装置的光电二极管；以及信号处理电路，其对来自所述固态成像装置的输出信号进行处理。所述固态成像装置具有以下布局，其中一个共有单元包括沿水平方向及竖直方向分别具有2像素乘4Xn像素(n为正整数)的光电二极管阵列。 因为根据本专利技术的实施例的电子设备包括固态成像装置，故可以减少每个像素的像素晶体管的数量，由此可以增大每个光电二极管的孔径面积。此外，因为一个共有单元包括沿水平方向及竖直方向分别具有2像素乘4Xn像素(n为正整数)的光电二极管阵列，故可在浮动扩散体内执行像素的相加，并能够减小列信号处理电路的面积。 根据本专利技术的实施例的固态成像装置，因为可以增大光电二极管的孔径面积，故即使在像素小型化时也能够实现灵敏度的提高。 根据本专利技术的实施例的电子设备，因为可以增大固态成像装置中光电二极管的孔径面积，故即使在像素小型化时也能够实现灵敏度的提高。因此，能够提供高品质电子设备。附图说明 图1是示意图，示出了根据本专利技术的实施例的固态成像装置的示例性构造。 图2是根据实施例1的固态成像装置的像素部分中一个共有单元的布局图。 图3A至图3C是根据实施例1的一个共有单元的分解平面布局图。 图4是实施例1的两层配线结构的示例的示意性剖视图。 图5是在根据实施例1的固态成像装置中具有8个像素及10个晶体管的结构的一个共有单元的等效电路图。 图6是在根据实施例2的固态成像装置的像素部分中的一个共有单元的主要部分的布局图。 图7是用于说明衍射极限的剖视图。 图8是用于说明衍射极限的图。 图9是在根据实施例3的固态成像装置的像素部分中的一个共有单元的布局图。 图10是实施例3的第一层配线的布局图。 图11是图9的主要部分的平面图。 图12是用于说明实施例3的说明图。 图13是在根据实施例4的固态成像装置的像素部分中的一个共有单元的布局图。 图14是示意性剖视图，其示出了根据实施例4的固态成像装置的像素部分中的光电二极管的示例。 图15A及图15B是根据实施例5的固态成像装置的像素部分中的一个共有单元的布局图。 图16A及图16B是根据实施例6的固态成像装置的像素部分中的一个共有单元的布局图。 图17是根据实施例7的固态成像装置的像素部分中的一个共有单元的布局图。 图18是根据实施例8的固态成像装置的像素部分中的一个共有单元的布局图。 图19A及图19B是示出实施例8的点状结构的形成方法的示例的处理图。 图20A及图20B是示出实施例8的点状结构的形成方法的另一示例的处理图。 图21是示出实施例8中点状结构的功能的说明图。 图22是示出在实施例8中点状结构及由两层金属结构形成的配线的状态的示例的剖视图。 图23是示出在实施例8中点状结构及由两层金属结构形成的配线的示例性状态的剖视图。 图24是示出在实施例8中点状结构及由两层金属结构形成的配线的另一示例性状态的剖视图。 图25是根据实施例9的固态成像装置的像素部分中的一个共有单元的布局图。 图26是在根据实施例10的固态成像装置的像素部分中的一个共有单元的主要部分的剖视图。 图27是在根据实施例11的固态成像装置的像素部分中的一个共有单元的布局图。 图28是在根据实施例11的固态成像装置中具有8个像素以及11个晶体管的结构的一个共有单元的等效电路图。 图29是在根据实施例12的固态成像装置的像素部分中的一个共有单元的布局图。 图30A至图30C是根据实施例12的一个共有单元的分解平面布局图。 图31是在根据实施例13的固态成像装置的像素部分中的一个共有单元的布局图。 图32是在根据实施例14的固态成像装置的像素部分中的一个共有单元的布局图。 图33是在根据实施例15的固态成像装置的像素部分中的一个共有单元的布局图。 图34A至图34C是根据实施例15的一个共有单元的分解平面布局图。 图35是根据实施例16的固态成像装置的像素部分中的一个共有单元的布局图。 图36是在根据实施例17的固态成像装置的像素部分中的一个共有单元的布局图。 图37A至图37C是根据实施例17的一个共有单元的分解平面布局图。 图38是在根据实施例18的固态成像装置的像素部分中的一个共有单元的布局图。 图39A及图39B是根据实施例18的一个共有单元的第一分解平面布局图。 图40A及图40B是根据实施例18的一个共有单元的第二分解平面布局图。 图41是在根据实施例19的固态成像装置的像素部分中的一个共有单元的布局图。 图42A及图42B是根据实施例19的一个共有单元的第一分解平面布局图。 图43A及图43B是根据实施例19的一个共有单元的第二分解平面布局图。 图44是根据实施例19的一个共有单元的第三分解平面布局图。 图45是在根据实施例20的固态成像装置的像素部分中的一个共有单元的布局图。 图46A及图46B是根据实施例20的一个共有单元的第一分解平面布局图。 图47C及图47本文档来自技高网...

【技术保护点】
一种固态成像装置，其具有以下布局，其中一个共有单元包括沿水平方向及竖直方向分别具有２像素乘４×ｎ像素（ｎ为正整数）的光电二极管阵列。

【技术特征摘要】
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【专利技术属性】
技术研发人员：糸长总一郎，松本静德，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]