本发明专利技术实施例提供一种芯片封装测试方法及装置，涉及半导体制造领域。该方法应用于芯片封装测试装置。其中，该方法包括：获取N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据第一连接方式，确定N个跳线接脚与M个测试接口之间的第二连接方式；根据第二连接方式将N个跳线接脚与M个测试接口进行跳线连接；将测试机与M个测试接口中的一个或多个测试接口连接；利用测试机对安装在第一芯片安装区的待测试封装芯片进行测试。该方法能够提升芯片封装测试效率，降低成本。降低成本。降低成本。
【技术实现步骤摘要】
一种芯片封装测试方法及装置
[0001]本专利技术涉及半导体制造领域，具体而言，涉及一种芯片封装测试方法及装置。
技术介绍
[0002]芯片封装技术是指将芯片包裹起来，避免芯片与外界接触，防止外界对芯片造成损害的一种工艺技术。随着工艺技术的飞速发展，电子产品始终在朝着更小、更轻、更便宜的方向发展，因此芯片元件的封装形式也不断得到改进。
[0003]在对芯片进行封装之后，为了筛出不合格的芯片，还需要对封装芯片进行测试，例如，芯片后测（Final Test，FT）。FT通常是芯片出货前的最后一道测试。其中，对封装芯片进行测试通常会用到负载板（Load board）。负载板是一种连接测试设备与被测器件的装置，主要应用在半导体制造后端的芯片封装后的良率测试，通过负载板的测试，可以剔出功能不良的芯片，避免后续电子产品因不良芯片产生报废。
[0004]现有技术中，对于不同的芯片的封装测试，需要定制不同的负载板，这导致芯片封装测试的效率较低且成本较高。
技术实现思路
[0005]有鉴于此，本专利技术的目的在于提供一种芯片封装测试方法及装置，能够提升芯片封装测试效率，降低成本。
[0006]为了实现上述目的，本专利技术实施例采用的技术方案如下：第一方面，本专利技术提供一种芯片封装测试方法，应用于芯片封装测试装置，所述芯片封装测试装置包括负载板和测试机。其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数。其中，第一方面所述的芯片封装测试方法包括：获取所述N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据所述第一连接方式，确定所述N个跳线接脚与所述M个测试接口之间的第二连接方式；根据所述第二连接方式将所述N个跳线接脚与所述M个测试接口进行跳线连接；将所述测试机与所述M个测试接口中的一个或多个测试接口连接；利用所述测试机对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
[0007]在本专利技术的可选实施例中，所述待测试封装芯片包括K个引脚；其中，第一方面所述的芯片封装测试方法还包括：在将所述待测试封装芯片安装到所述第一芯片安装区时，将所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；其中，所述第二连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。
[0008]在本专利技术的可选实施例中，所述将所述测试机与所述M个测试接口中的一个或多个测试接口连接的步骤，包括：将所述测试机与所述K个测试接口连接。
[0009]在本专利技术的可选实施例中，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。
[0010]在本专利技术的可选实施例中，所述第一安装接脚的形状为平顶球状凸起；其中，第一方面所述的芯片封装测试方法还包括：在将所述待测试封装芯片安装至所述第一芯片安装区时，根据预设力度将所述待测试封装芯片向所述第一芯片安装区压紧。
[0011]在本专利技术的可选实施例中，第一方面所述的芯片封装测试方法还包括：在所述第一安装接脚的顶部设置一层导电胶。
[0012]在本专利技术的可选实施例中，所述负载板还包括第二芯片安装区，所述第二芯片安装区包括N个点阵分布的第二安装接脚，所述N个第二安装接脚与所述N个第一安装接脚一一对应连接，并且，所述第二安装接脚与所述第一安装接脚之间通过信号延迟电路连接。
[0013]在本专利技术的可选实施例中，第一方面所述的芯片封装测试方法还包括：将两块待测试封装芯片分别安装到所述第一芯片安装区和所述第二芯片安装区；其中，所述待测试封装芯片安装至所述第二芯片安装区的方式与安装至所述第一芯片安装区的方式相同；利用所述测试机对所述两块待测试封装芯片进行并行测试。
[0014]在本专利技术的可选实施例中，所述待测试封装芯片的封装方式包括如下任意一种：SOT（Small Outline Transistor，小外形晶体管）、SOIC（Small Outline Integrated Circuit Package，小外形集成电路封装）、TSSOP（Thin Shrink Small Outline Package，薄的缩小型小尺寸封装）、QFN（quad flat non
‑
leaded package，四侧无引脚扁平封装）、QFP（quad flat package，四侧引脚扁平封装）、BGA（Ball Grid Array，球状引脚栅格阵列封装）、CSP（Chip Scale Package，芯片级封装）。
[0015]第二方面，本专利技术提供一种芯片封装测试装置，包括负载板和测试机；其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数；其中，所述N个跳线接脚与所述M个测试接口之间通过跳线连接，并且，所述N个跳线接脚与所述M个测试接口之间的连接方式根据所述N个第一安装接脚与待测试封装芯片的引脚之间的连接方式确定；所述测试机与所述M个测试接口中的一个或多个测试接口连接，以及用于通过所述测试接口对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
[0016]在本专利技术的可选实施例中，所述待测试封装芯片包括K个引脚；当所述待测试封装芯片安装到所述第一芯片安装区时，所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；其中，所述N个跳线接脚与所述M个测试接口之间的连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。
[0017]在本专利技术的可选实施例中，所述测试机用于与所述K个测试接口连接。
[0018]在本专利技术的可选实施例中，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。
[0019]在本专利技术的可选实施例中，所述第一安装接脚的形状为平顶球状凸起；其中，在将
所述待测试封装芯片安装至所述第一芯片安装区时，所述待测试封装芯片用于根据预设力度向所述第一芯片安装区压紧。
[0020]在本专利技术的可选实施例中，所述第一安装接脚的顶部设置有一层导电胶。
[0021]在本专利技术的可选实施例中，所述负载板还包括第二芯片安装区，所述第二芯片安装区包括N个点阵分布的第二安装接脚，所述N个第二安装接脚与所述N个第一安装接脚一一对应连接，并且，所述第二安装接脚与所述第一安装接脚之间通过信号延迟电路连接。
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【技术保护点】
【技术特征摘要】
1.一种芯片封装测试方法，其特征在于，应用于芯片封装测试装置，所述芯片封装测试装置包括负载板和测试机；其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数；其中，所述芯片封装测试方法包括：获取所述N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据所述第一连接方式，确定所述N个跳线接脚与所述M个测试接口之间的第二连接方式；根据所述第二连接方式将所述N个跳线接脚与所述M个测试接口进行跳线连接；将所述测试机与所述M个测试接口中的一个或多个测试接口连接；利用所述测试机对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。2.根据权利要求1所述的芯片封装测试方法，其特征在于，所述待测试封装芯片包括K个引脚；其中，所述芯片封装测试方法还包括：在将所述待测试封装芯片安装到所述第一芯片安装区时，将所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；其中，所述第二连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。3.根据权利要求2所述的芯片封装测试方法，其特征在于，所述将所述测试机与所述M个测试接口中的一个或多个测试接口连接的步骤，包括：将所述测试机与所述K个测试接口连接。4.根据权利要求2所述的芯片封装测试方法，其特征在于，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。5.根据权利要求4所述的芯片封装测试方法，其特征在于，所述第一安装接脚的形状为平顶球状凸起；其中，所述芯片封装测试方法还包括：在将所述待测试封装芯片安装至...
【专利技术属性】
技术研发人员：尚跃，
申请(专利权)人：上海聚跃检测技术有限公司，
类型：发明
国别省市：
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