本公开的实施例提供一种静电放电电路、输出级电路、运算放大器、芯片及电子设备。静电放电电路用于对输出级电路的输出端进行静电保护。静电放电电路包括：第一静电释放电路和第二静电释放电路。其中，第一静电释放电路与第二静电释放电路串联连接在地电压端与输出端之间。其中，第一静电释放电路与第二静电释放电路的连接点耦接输出级电路中的固定电压端以使得第一静电释放电路和第二静电释放电路的承压均低于或者等于输出级电路的电源电压的一半。的一半。的一半。
【技术实现步骤摘要】
静电放电电路、输出级电路、运放、芯片及电子设备
[0001]本公开的实施例涉及集成电路
，具体地，涉及静电放电电路、输出级电路、运放、芯片及电子设备。
技术介绍
[0002]随着集成电路技术的发展，低压工艺经常被应用在集成电路中。由于电路尺寸及功耗的减少，低工作电压可以使集成电路的成本降低。然而在一些集成电路中，由于电源电压高于低压工艺所能承受的最大电压，因此这些集成电路不能使用低压工艺来实现。因为一旦施加到采用低压工艺实现的集成电路上的电压过高则会导致该集成电路中的一个或多个元器件暂时甚至永久性的损坏，从而造成该集成电路不能正常工作。
技术实现思路
[0003]本文中描述的实施例提供了一种输出级电路、运算放大器、芯片及电子设备。
[0004]根据本公开的第一方面，提供了一种静电放电电路，用于对输出级电路的输出端进行静电保护。静电放电电路包括：第一静电释放电路和第二静电释放电路。其中，第一静电释放电路与第二静电释放电路串联连接在地电压端与输出端之间。其中，第一静电释放电路与第二静电释放电路的连接点耦接输出级电路中的固定电压端以使得第一静电释放电路和第二静电释放电路的承压均低于或者等于输出级电路的电源电压的一半。
[0005]在本公开的一些实施例中，输出级电路包括：第一晶体管、第二晶体管、分压电路、第一承压电路、以及第二承压电路。其中，第一晶体管的控制极耦接其上一级的输出级控制电路的第一输出端。第一晶体管的第一极耦接电源电压端。第一晶体管的第二极耦接第一节点。第二晶体管的控制极耦接输出级控制电路的第二输出端。第二晶体管的第一极接地。第二晶体管的第二极耦接第二节点。分压电路被配置为：对来自电源电压端的电源电压进行分压以生成分压电压，并经由第三节点向第一承压电路和第二承压电路提供分压电压。第一承压电路被布置在第一节点与输出端之间，并被配置为：根据分压电压来控制第一节点的电压，以使得第一晶体管的第一极与第二极之间的电压差低于或者等于电源电压的一半。第二承压电路被布置在第二节点与输出端之间，并被配置为：根据分压电压来控制第二节点的电压，以使得第二晶体管的第一极与第二极之间的电压差低于或者等于电源电压的一半。其中，固定电压端是第二节点。
[0006]在本公开的一些实施例中，第一静电释放电路包括：第五晶体管。其中，第五晶体管的控制极耦接第五晶体管的第一极和地电压端。第五晶体管的第二极耦接第二节点。
[0007]在本公开的一些实施例中，第二静电释放电路包括：第六晶体管。其中，第六晶体管的控制极耦接第六晶体管的第一极和第二节点。第六晶体管的第二极耦接输出端。
[0008]在本公开的一些实施例中，第五晶体管和第六晶体管是NMOS晶体管。
[0009]在本公开的一些实施例中，从输出端输出的电压的幅值范围包括：从零伏到电源电压。
[0010]在本公开的一些实施例中，分压电压被设置成等于电源电压的一半。
[0011]在本公开的一些实施例中，分压电压被设置成使得第一节点和第二节点的电压等于电源电压的一半。
[0012]在本公开的一些实施例中，分压电路包括：第一电阻器、以及第二电阻器。其中，第一电阻器的第一端耦接电源电压端。第一电阻器的第二端耦接第三节点。第二电阻器的第一端耦接第三节点。第二电阻器的第二端接地。
[0013]在本公开的一些实施例中，第一电阻器的电阻值等于第二电阻器的电阻值。
[0014]在本公开的一些实施例中，第一承压电路包括：第三晶体管。其中，第三晶体管的控制极耦接第三节点。第三晶体管的第一极耦接第一节点。
[0015]第三晶体管的第二极耦接输出端。其中，第三晶体管是低阈值晶体管。
[0016]在本公开的一些实施例中，第二承压电路包括：第四晶体管。其中，第四晶体管的控制极耦接第三节点。第四晶体管的第一极耦接第二节点。
[0017]第四晶体管的第二极耦接输出端。其中，第四晶体管是低阈值晶体管。
[0018]在本公开的一些实施例中，第一晶体管是PMOS晶体管，第二晶体管是NMOS晶体管。
[0019]在本公开的一些实施例中，第三晶体管是PMOS晶体管。
[0020]在本公开的一些实施例中，第四晶体管是NMOS晶体管。
[0021]根据本公开的第二方面，提供了一种输出级电路，包括：根据本公开的第一方面所述的静电放电电路。
[0022]根据本公开的第三方面，提供了一种运放。该运放包括：根据本公开的第二方面所述的输出级电路。
[0023]根据本公开的第四方面，提供了一种芯片。该芯片包括：根据本公开的第三方面所述的运放。
[0024]根据本公开的第五方面，提供了一种电子设备。该电子设备包括：根据本公开的第四方面所述的芯片。
附图说明
[0025]为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
[0026]图1是一种输出级电路的示例性电路图；
[0027]图2是根据本公开的实施例的输出级电路的示例性框图；
[0028]图3是根据本公开的实施例的输出级电路的示例性电路图；
[0029]图4是用于图3所示的输出级电路的静电放电电路的示例性电路图；
[0030]图5是根据本公开的实施例的用于图3所示的输出级电路的静电放电电路的示例性框图；以及
[0031]图6是根据本公开的实施例的用于图3所示的输出级电路的静电放电电路的示例性电路图。
[0032]在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
[0033]为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
[0034]除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
[0035]在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种静电放电电路，用于对输出级电路的输出端进行静电保护，所述静电放电电路包括：第一静电释放电路和第二静电释放电路，其中，所述第一静电释放电路与所述第二静电释放电路串联连接在地电压端与所述输出端之间；其中，所述第一静电释放电路与所述第二静电释放电路的连接点耦接所述输出级电路中的固定电压端以使得所述第一静电释放电路和所述第二静电释放电路的承压均低于或者等于所述输出级电路的电源电压的一半。2.根据权利要求1所述的静电放电电路，其中，所述输出级电路包括：第一晶体管、第二晶体管、分压电路、第一承压电路、以及第二承压电路，其中，所述第一晶体管的控制极耦接其上一级的输出级控制电路的第一输出端，所述第一晶体管的第一极耦接电源电压端，所述第一晶体管的第二极耦接第一节点；所述第二晶体管的控制极耦接所述输出级控制电路的第二输出端，所述第二晶体管的第一极接地，所述第二晶体管的第二极耦接第二节点；所述分压电路被配置为：对来自所述电源电压端的电源电压进行分压以生成分压电压，并经由第三节点向所述第一承压电路和所述第二承压电路提供所述分压电压；所述第一承压电路被布置在所述第一节点与所述输出端之间，并被配置为：根据所述分压电压来控制所述第一节点的电压，以使得所述第一晶体管的第一极与第二极之间的电压差低于或者等于所述电源电压的一半；所述第二承压电路被布置在所述第二...
【专利技术属性】
技术研发人员：文宇，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：
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