一种存内计算单元、存算阵列及存算芯片制造技术

本申请提供一种存内计算单元、存算阵列及存算芯片。该存内计算单元包括存储电路和计算电路，计算电路包括乘法模块、加和模块和电荷恢复模块，计算电路接收的计算电压是基于权重矩阵列方向的稀疏度所配置的多电平，乘法模块用于在输入信号和权重数据均为高电平时执行输入信号和权重数据的乘法运算，加和模块用于在权重数据为高电平时将乘法结果导通至电荷共享线以与其他乘法模块的乘法结果加和，电荷恢复模块用于在加和阶段之后泄放加和模块上寄生电容的电荷。整个单元可根据稀疏度动态调节输入的计算电压，在降低功耗的同时还能自适应避免权重为0的单元参与计算，在尽可能降低计算电压的情况下，并不影响计算精度。并不影响计算精度。并不影响计算精度。

【技术实现步骤摘要】
一种存内计算单元、存算阵列及存算芯片


[0001]本申请涉及电路
，特别涉及一种存内计算单元、存算阵列及存算芯片。

技术介绍

[0002]深度神经网络（Deep Neural Network，DNN）在许多领域内，例如：图像识别、语音识别和无人驾驶，都已得到广泛应用。存内计算是把计算单元嵌入到内存当中。通常计算机运行的冯诺依曼体系包括存储单元和计算单元两部分，计算机实施运算需要先把数据存入主存储器，再按顺序从主存储器中取出指令，一条一条的执行，数据需要在处理器与存储器之间进行频繁迁移。随着DNN规模的不断扩大，由于传统的冯诺依曼数字计算体系需要处理大量的数据和计算，因此功率开销特别严重，特别是在处理器与寄存器之间的数据迁移，所需要的功耗占比可达到70％以上。因此，研究者的关注点已从以计算为中心转变到到以数据为中心，其关键点在于研发出的加速器可以执行高效的乘加运算（Multiply Accumulate, MAC）。为了进一步降低电荷域存算芯片的功耗，可以通过降低存算芯片的计算电压来实现。
[0003]存算芯片上设置有存算阵列，存算本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算单元，其特征在于，包括：存储电路，被配置为存储权重数据；计算电路，包括乘法模块、加和模块和电荷恢复模块；所述乘法模块与所述存储电路耦接，用于接收计算电压，以及，在乘法阶段，若获取到的输入信号和所述权重数据均为高电平，则执行所述输入信号与所述权重数据的乘法运算，所述计算电压是基于权重矩阵的列方向的稀疏度所配置的多电平；所述加和模块分别与所述存储电路、所述乘法模块和电荷共享线耦接，用于在加和阶段，若所述权重数据为高电平，则将所述乘法模块的乘法结果导通至所述电荷共享线，以与其他乘法模块的乘法结果进行加和；所述电荷恢复模块与所述加和模块和所述乘法模块耦接，用于在所述加和阶段之后，泄放所述加和模块上寄生电容的电荷。2.根据权利要求1所述的存内计算单元，其特征在于，所述乘法模块包括：第一晶体管，所述第一晶体管的第一输入端用于接收所述计算电压，所述第一晶体管的第二输入端用于接收所述输入信号；第二晶体管，所述第二晶体管的第一输入端耦接所述第一晶体管的输出端，所述第二晶体管的第二输入端耦接所述存储电路的输出端；电容器，所述电容器的一端耦接所述第二晶体管的输出端，所述电容器的另一端接地。3.根据权利要求2所述的存内计算单元，其特征在于，所述加和模块包括：第三晶体管，所述第三晶体管的第一输入端耦接所述存储电路的输出端，所述第三晶体管的第二输入端用于接收加和触发信号；第四晶体管，所述第四晶体管的第一输入端耦接所述第二晶体管的输出端，所述第四晶体管的第二输入端耦接所述第三晶体管的输出端，所述第四晶体管的输出端耦接所述电荷共享...

【专利技术属性】
技术研发人员：杜力，杜源，
申请(专利权)人：南京大学，
类型：发明
国别省市：