一种可编程逻辑单元结构制造技术

本申请公开了一种可编程逻辑单元结构，包括：第一查找表，包含第一输出端；第二查找表，包含第二输出端；第一多路复用器，其两个输入端分别耦接至第一输出端和第二输出端；第二多路复用器，其两个输入端分别耦接至第一输出端和第一多路复用器的输出端；第三多路复用器，其两个输入端分别耦接至第二输出端和第一多路复用器的输出端；第一触发器，第一触发器的输入端耦接至第四多路复用器，第一触发器的输出端耦接至第三多路复用器的输入端；第二触发器，第二触发器的输入端耦接至第五多路复用器，第二触发器的输出端耦接至第二多路复用器的输入端。本申请提高了可编程互连资源使用率，有效降低了FPGA芯片中可编程互连资源占用的面积和FPGA的制造成本。的面积和FPGA的制造成本。的面积和FPGA的制造成本。

【技术实现步骤摘要】
一种可编程逻辑单元结构


[0001]本申请属于可编程逻辑
，涉及一种可编程逻辑单元结构。

技术介绍

[0002]FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种通用的逻辑电路，由可编程逻辑模块(CLM，configurable logic module)、可编程互连资源(programmable interconnect)和输入输出模块(IOB，input/output block)等组成，其中，可编程互连资源又称为可编程路由网络，其占用了FPGA芯片的大部分面积，用于连接若干个可编程逻辑模块，可编程逻辑模块由一个或多个可编程逻辑单元组成，可编程逻辑单元由寄存器和查找表(LUT)组合而成，可编程逻辑单元从可编程路由网络接收输入信号，并且产生到可编程路由网络的输出信号。
[0003]传统的FPGA架构中，为了提高可编程逻辑单元之间配置的灵活性，会给每个可编程逻辑单元的每个输出端口到其他可编程逻辑单元之间提供足够多的互连资源，然而，实际运行时，每个可编程逻辑单元的每个输出端口所应用到的互连资源只有已布置的互连资源的一部分，大部分互连线资源都处于空闲状态，造成一定的浪费，并且互连线资源过多也会影响到信号的传输速度和FPGA的功耗。

技术实现思路

[0004]本申请的目的在于提供一种可编程逻辑单元结构，以解决现有的FPGA架构可编程互联资源使用率低、在FPGA中所占用的面积多的技术问题。
[0005]为解决上述技术问题，本申请的技术方案如下：
[0006]本申请提供一种可编程逻辑单元结构，包括：
[0007]第一查找表，所述第一查找表包括耦接至可编程路由网络的第一多个输入端，以及第一输出端；
[0008]第二查找表，所述第二查找表包括耦接至所述可编程路由网络的第二多个输入端，以及第二输出端；
[0009]第一多路复用器，所述第一多路复用器的第一输入端和第二输入端分别耦接至所述第一输出端和所述第二输出端，所述第一多路复用器的选择端耦接至所述可编程路由网络；
[0010]第二多路复用器，所述第二多路复用器的第一输入端和第二输入端分别耦接至所述第一输出端和所述第一多路复用器的输出端，所述第二多路复用器的输出端为所述可编程逻辑单元结构的第一输出端；
[0011]第三多路复用器，所述第三多路复用器的第一输入端和第二输入端分别耦接至所述第二输出端和所述第一多路复用器的输出端，所述第三多路复用器的输出端为所述可编程逻辑单元结构的第二输出端；
[0012]第一触发器，所述第一触发器的输入端耦接至第四多路复用器的输出端，所述第
一触发器的输出端耦接至所述第三多路复用器的第三输入端；
[0013]所述第四多路复用器的第一输入端耦接至所述可编程路由网络；
[0014]第二触发器，所述第二触发器的输入端耦接至第五多路复用器的输出端，所述第二触发器的输出端耦接至所述第二多路复用器的第三输入端；
[0015]所述第五多路复用器的第一输入端耦接至所述可编程路由网络。
[0016]进一步地，所述第四多路复用器与所述第二多路复用器的输出端耦接的第二输入端。
[0017]进一步地，所述可编程逻辑单元结构还包括所述第五多路复用器还包括与所述第三多路复用器的输出端耦接的第二输入端。
[0018]进一步地，所述可编程逻辑单元结构还包括：
[0019]第六多路复用器，所述第六多路复用器的第一输入端耦接至所述第四多路复用器的输出端，所述第六多路复用器的输出端为所述可编程逻辑单元结构的第三输出端。
[0020]进一步地，所述第六多路复用器还包括与所述第一触发器的输出端耦接的第二输入端。
[0021]进一步地，所述可编程逻辑单元结构还包括：
[0022]第七多路复用器，所述第七多路复用器的第一输入端耦接至所述第五多路复用器的输出端，所述第七多路复用器的输出端为所述可编程逻辑单元结构的第四输出端。
[0023]进一步地，所述第七多路复用器还包括与所述第二触发器的输出端耦接的第二输入端。
[0024]进一步地，所述可编程逻辑单元结构还包括：
[0025]第八多路复用器，所述第八多路复用器的第一输入端和第二输入端均耦接至所述可编程路由网络，且所述第八多路复用器的第二输入端还与所述第四多路复用器的第一输入端耦接，所述第八多路复用器的输出端耦接至所述第一多个输入端中的一个输入端。
[0026]进一步地，所述可编程逻辑单元结构还包括：
[0027]第九多路复用器，所述第九多路复用器的第一输入端和第二输入端均耦接至所述可编程路由网络，且所述第九多路复用器的第二输入端还与所述第一多路复用器的选择端耦接，所述第九多路复用器的输出端耦接至所述第一多个输入端中的一个。
[0028]进一步地，所述可编程逻辑单元结构还包括：
[0029]第十多路复用器，所述第十多路复用器的两个输入端均耦接至所述可编程路由网络，且所述第十多路复用器的第二输入端还与所述第五多路复用器的第一输入端耦接，所述第十多路复用器的输出端耦接至所述第二多个输入端中的一个。
[0030]相比于现有技术，本申请的有益效果在于：
[0031]本申请提供了一种可编程逻辑单元结构，只需要为可编程逻辑单元的每个输出端口提供较少的可编程互连资源，即可满足编程逻辑单元之间的互连需求，提高了可编程互连资源使用率，并且可以有效地降低FPGA芯片中可编程互连资源所占用的面积，进而有效降低了成本，并且由于可编程互连资源的减少，本申请实施例提供的可编程逻辑单元结构还能有效降低互连线的负载，提高可编程互连资源的信号传输速度，以及降低FPGA的漏电和功耗。
附图说明
[0032]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为本申请实施例提供的可编程逻辑单元结构的一种示意图。
[0034]图2为本申请实施例提供的可编程逻辑单元结构的另一种示意图。
[0035]图3为本申请实施例提供的可编程逻辑单元结构的又一种示意图。
具体实施方式
[0036]下面结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。应当明确，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0037]本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可编程逻辑单元结构，其特征在于，包括：第一查找表，所述第一查找表包括耦接至可编程路由网络的第一多个输入端，以及第一输出端；第二查找表，所述第二查找表包括耦接至所述可编程路由网络的第二多个输入端，以及第二输出端；第一多路复用器，所述第一多路复用器的第一输入端和第二输入端分别耦接至所述第一输出端和所述第二输出端，所述第一多路复用器的选择端耦接至所述可编程路由网络；第二多路复用器，所述第二多路复用器的第一输入端和第二输入端分别耦接至所述第一输出端和所述第一多路复用器的输出端，所述第二多路复用器的输出端为所述可编程逻辑单元结构的第一输出端；第三多路复用器，所述第三多路复用器的第一输入端和第二输入端分别耦接至所述第二输出端和所述第一多路复用器的输出端，所述第三多路复用器的输出端为所述可编程逻辑单元结构的第二输出端；第一触发器，所述第一触发器的输入端耦接至第四多路复用器的输出端，所述第一触发器的输出端耦接至所述第三多路复用器的第三输入端；所述第四多路复用器的第一输入端耦接至所述可编程路由网络；第二触发器，所述第二触发器的输入端耦接至第五多路复用器的输出端，所述第二触发器的输出端耦接至所述第二多路复用器的第三输入端；所述第五多路复用器的第一输入端耦接至所述可编程路由网络。2.如权利要求1所述的可编程逻辑单元结构，其特征在于，所述第四多路复用器还包括与所述第二多路复用器的输出端耦接的第二输入端。3.如权利要求1所述的可编程逻辑单元结构，其特征在于，所述第五多路复用器还包括与所述第三多路复用器的输出端耦接的第二输入端。4.如权利要求1所述的可编程逻辑单元结构，其特征在于，还包括：第六多路复用器，所述第六多路...

【专利技术属性】
技术研发人员：张恒，王长龙，张敏，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：