时钟恢复电路，对应的器件与方法技术

本公开的实施例涉及时钟恢复电路，对应的器件与方法。时钟恢复电路包括接收具有数据速率的数据信号的输入节点和产生频率高于数据速率的本地时钟信号的数字振荡器。由本地时钟信号时钟控制的计数器在数据信号的上升沿和下降沿处对其计数值进行采样和重置，并且耦合到计数器的存储块存储响应于位于下限和上限之间的更新范围内的计数器的当前采样计数值而更新的计数值。根据存储在存储块中的更新的计数值产生阈值集。采样电路装置接收并采样数据信号，并响应于计数器的计数值达到任何阈值而提供数据信号的采样版本。而提供数据信号的采样版本。而提供数据信号的采样版本。

【技术实现步骤摘要】
时钟恢复电路，对应的器件与方法
[0001]优先权要求
[0002]本申请要求2021年10月29日提交的意大利专利申请102021000002779的权益，该申请通过引用并入本文。


[0003]本描述涉及时钟恢复电路。
[0004]一个或多个实施例可以有利地应用于各种布置中，其中数据在信道上传输而不需要与数据一起传输时钟信号。
[0005]自动通行费支付设备是此类应用的一个可能示例，其中简单、低成本和降低的功率吸收是重要因素。

技术介绍

[0006]在某些通信系统中，当从无线/有线连接接收数据时，不通过信道接收时钟信号。接收器用从数据中以某种方式恢复的发射器的“相同”时钟对输入数据进行采样。
[0007]对于这些应用，需要具有(非常)低电流吸收(低功率特性)和良好噪声抑制的时钟恢复电路。
[0008]精确的本地振荡器(例如，锁相环或PLL布置)适合于在输入数据的边沿上调谐(即，锁定)，并且本地振荡器经调整以正确采样输入数据可代表用于这些目的的选项。
[0009]这些解决方案的缺点在于电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，包括：输入节点，被配置为接收具有数据速率，并且包括上升沿和下降沿的数据信号；数字振荡器，被配置为产生具有频率高于所述数据速率的本地时钟信号，其中所述数据信号中的所述上升沿和所述下降沿由所述本地时钟信号的多个周期分开；采样信号发生器电路装置，包括由所述本地时钟信号时钟控制的计数器，所述计数器被配置为在所述数据信号的所述上升沿和所述下降沿处对所述计数器的计数值进行采样然后重置，以及与所述计数器耦合以接收所述计数器的经采样的所述计数值的存储块，所述存储块被配置为存储所述计数器的计数值，其中存储在所述存储块中的所述计数值响应于所述计数器的当前采样计数值位于更新范围而被更新，所述更新范围在取决于先前存储在所述存储块中的所述计数值的一半的下限与取决于先前存储在所述存储块中的所述计数值的上限之间，其中所述采样信号发生器电路装置被配置为产生取决于存储在所述存储块中的更新计数值而设置的阈值；以及采样电路装置，被配置为在所述输入节点处接收所述数据信号，所述采样电路装置耦合到所述采样信号发生器电路装置，并且被配置为由此被致动以及响应于所述计数器的所述计数值达到所述阈值集合中的任何阈值，而在所述输入节点处采样所述数据信号并且在所述输出节点处提供在所述输入节点处的所述数据信号的经采样版本。2.根据权利要求1所述的电路，其中所述下限是先前存储在所述存储块中的所述计数值的一半减去计数值余量，并且所述上限是先前存储在所述存储块中的所述计数值加上所述计数值余量。3.根据权利要求1所述的电路，包括数据检测器，所述数据检测器耦合到所述输入节点，并且所述数据检测器被配置为响应于所述数据信号的所述数据速率位于给定频率范围内来激活所述数字振荡器、所述采样信号发生器电路装置和所述采样电路装置。4.根据权利要求1所述的电路，其中所述数字振荡器包括延迟锁定环。5.根据权利要求4所述的电路，其中所述延迟锁定环包括：在链中的N个延迟单元的级联布置，每个延迟单元具有输入
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到
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输出延迟时间Td，其中在所述链中的第一延迟单元被配置为从所述链中的最后一个延迟单元接收输入脉冲信号和输出信号的逻辑和，所述输入脉冲信号的激活时间在所述输入
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到
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输出延迟时间(Td)与所述输入
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到
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输出时间的N倍N*Td之间；以及逻辑电路装置，被配置为取决于施加到所述链中的所述延迟单元的输入信号来生成所述本地时钟信号。6.根据权利要求5所述的电路，其中所述逻辑电路装置包括：与门集合，耦合到所述链中的所述延迟单元中的所述延迟单元中的交替的延迟单元，其中所述与门集合中的每个与门具有耦合到与其耦合的相应延迟单元的非反相输入的第一输入以及耦合到所述链中的相应延迟单元之后的延迟单元的反相输入；以及或门，耦合到所述与门集合中的所述与门的输出，所述或门产生所述本地时钟信号。7.根据权利要求5所述的电路，包括逻辑门，所述逻辑门被配置为将来自所述链中的最后一个延迟单元的输出信号的供应选择性地选通至由所述链中的所述第一延迟单元接收的所述逻辑和。8.根据权利要求1所述的电路，其中所述数字振荡器具有与其耦合的时钟分频器，所述
时钟分频被配置为对所述本地时钟信号的频率进行分频，其中所述计数器由在所述时钟分频器处分频的本地时钟信号进行时钟控制。9.根据权利要求1所述的电路，其中所述采样信号发生器电路装置被配置为产生至多N个阈值的所述阈值集，其中所述阈值集中的第n阈值被计算为：1/N计数+(n
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1)x(1/(N/2计数))，其中n＝1，
…
，N，并且计数是存储在所述存储块中的更新的计数值。10.根据权利要求9所述的电路，其中N是2的幂。11.一种接收器，包括：电路，包括：输入节点，被配置为接收具有数据速率，并且包括上升沿和下降沿的数据信号；数字振荡器，被配置为产生具有频率高于所述数据速率的本地时钟信号，其中所述数据信号中的所述上升沿和所述下降沿由所述本地时钟信号的多个周期分开；采样信号发生器电路装置，包括由所述本地时钟信号时钟控制的计...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：