面向硅介质层互联的高速低延迟互联接口制造技术

本申请涉及一种面向硅介质层互联的高速低延迟互联接口。该高速低延迟互联接口用于在硅介质层上进行大规模IO互联，包括物理层和链路层，链路层接收芯粒内部的数据信号、配置信号和控制信号，并可完成针对物理层的数据转换、奇偶校验、训练、通道修复、指令流生成等功能。物理层接收经过链路层转换的数据信号，完成对数据信号的发射与接收工作，该物理层包括高速的I/O口、FIFO及相关的控制逻辑，其中物理层的高速I/O口同时兼容DDR模式和SDR模式。上述面向硅介质层互联的高速低延迟互联接口提供芯粒在硅介质层上无协议的高速数据传输，满足高效率数据传输和高性能功耗比等要求。足高效率数据传输和高性能功耗比等要求。足高效率数据传输和高性能功耗比等要求。

【技术实现步骤摘要】
面向硅介质层互联的高速低延迟互联接口


[0001]本申请涉及高速物理接口设计
，特别是涉及一种面向硅介质层互联的高速低延迟互联接口。

技术介绍

[0002]在Dennard几何缩放失效后，关于半导体技术路线图提出在延续摩尔定律的同时，关注基于多样化封装的拓展摩尔定律。单片集成升级到片上系统(System on Chip，SoC)是半导体产业的一个里程碑式的发展，但是当技术节点进入深亚纳米后，不仅难度上升，而且设计费用昂贵，导致很难在有限市场容量中回收投入。
[0003]更加严峻的是，在面对大数据等高算力爆炸式增长的应用时，传统同构处理器已很难满足计算要求，需要附加专用加速器进行异构计算(Hetergeneous computing，HC)，完成异构计算则需要对不同芯粒进行异构集成。同时，适用于高密集型数据应用的高带宽存储器(High Bandwidth Memory，HBM)也需要进行异构集成，因此，亟需设计一种面向硅介质层互联的高速低延迟互联接口(High
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Speed Low
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【技术保护点】

【技术特征摘要】
1.一种面向硅介质层互联的高速低延迟互联接口，其特征在于，包括物理层以及，介于芯粒内部逻辑与所述物理层之间的链路层；所述链路层，用于接收芯粒内部的信号，将芯粒内部的信号传输至物理层，以及，根据芯粒内部的信号，对所述物理层进行控制，其中，所述芯粒内部的信号包括数据信号，所述将芯粒内部的信号传输至物理层包括将数据信号进行数据转换后发送至所述物理层；所述物理层，用于接收经由所述链路层传输的信号，将信号通过硅介质发射至另一个高速低延迟互联接口的物理层，以及，接收另一个高速低延迟互联接口物理层传输的信号，将信号传输至所述链路层，以由所述链路层接收后传输至芯粒内部。2.根据权利要求1所述的高速低延迟互联接口，其特征在于，所述芯粒内部的信号还包括配置信号和控制信号，所述对物理层进行控制包括对所述物理层进行数据转换、奇偶校验、训练、通道修复以及指令流生成。3.根据权利要求1所述的高速低延迟互联接口，其特征在于，所述物理层包括至少一个传输通道，所述链路层包括至少一个逻辑控制通道，其中，所述传输通道和所述逻辑控制通道的数量相同；所述传输通道用于传输数据信号，所述传输数据信号的模式包括DDR传输模式和SDR传输模式；所述逻辑控制通道用于对所述传输通道的数据流进行控制和调度。4.根据权利要求3所述的高速低延迟互联接口，其特征在于，每个所述传输通道包括多个传输子通道，每个所述传输子通道负责至少32bit的数据信号传输；每个所述逻辑控制通道包括多个逻辑控制子通道，所述逻辑控制子通道和所述传输子通道一一对应，所述逻辑控制子通道用于控制和调度对应的传输子通道所传输的数据流。5.根据权利要求4所述的高速低延迟互联接口，其特征在于，所述传输子通道包括多个DWORD位片、发射时钟生成模块、接受时钟生成模块、DWORD FIFO控制器、延迟线测试器和Rx时钟驱动；每个所述DWORD位片包括发送数据FIFO、接收数据FIFO、发送I/O和接收I/O；所述发射时钟生成模块用于产生高速时钟；所述接受时钟生成模块用于产生高速时钟和捕获读数据的时钟；所述DWORD FIFO控制器用于控制所述DWORD位片中的发送数据FIFO和接收数据FIFO；所述延迟线测试器用于微调发送时钟上的延时，以将时钟集中于数据眼上；所述Rx时钟驱动用于增加...

【专利技术属性】
技术研发人员：马晓杰，徐彦峰，徐玉婷，陈波寅，张艳飞，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：