半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件以及一种半导体元件的制造方法，所述半导体元件包括基底以及栅极结构。基底具有沟槽。栅极结构设置于沟槽中，且包括遮蔽栅极、控制栅极、第一绝缘层、第二绝缘层以及第三绝缘层。遮蔽栅极包括下部栅极以及上部栅极。下部栅极包括由多个电极组成的阶梯式结构，且多个电极中的一者的宽度随着越远离上部栅极而越小。上部栅极设置于下部栅极上，且上部栅极的宽度小于最靠近上部栅极的下部栅极中的电极的宽度。控制栅极设置于遮蔽栅极上。第一绝缘层设置于遮蔽栅极与基底之间。第二绝缘层设置于遮蔽栅极上，以将遮蔽栅极与控制栅极分隔。第三绝缘层设置于控制栅极与基底之间。与基底之间。与基底之间。

【技术实现步骤摘要】
半导体元件及其制造方法


[0001]本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种功率半导体元件及其制造方法。

技术介绍

[0002]功率半导体元件在操作时须具有低的栅极至漏极电容，以确保其具有足够的反应速度且避免于切换时产生多余的损耗。对此，使用具有遮蔽栅极的沟槽式金属氧化物半导体晶体管元件的设计可有效地达成其所需的条件。
[0003]随着制造出的功率半导体元件的尺寸逐渐缩小的趋势，在保持有低的栅极至漏极电容的情况下，进一步地提高功率半导体元件的击穿电压及/或降低功率半导体元件的导通电阻为当前的目标之一。

技术实现思路

[0004]本专利技术提供一种半导体元件及其制造方法，此半导体元件在保持有低的栅极至漏极电容的情况下可具有经提高的击穿电压以经降低的导通电阻。
[0005]本专利技术的半导体元件包括基底以及栅极结构。基底具有沟槽。栅极结构设置于沟槽中，且包括遮蔽栅极、控制栅极、第一绝缘层、第二绝缘层以及第三绝缘层。遮蔽栅极包括下部栅极以及上部栅极。下部栅极包括由多个电极组成的阶梯式结构，且多个电极中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：基底，具有沟槽；以及栅极结构，设置于所述沟槽中且包括：遮蔽栅极，包括下部栅极以及设置于所述下部栅极上的上部栅极，其中所述下部栅极包括由多个电极组成的阶梯式结构，且所述多个电极中的一者的宽度随着越远离所述上部栅极而越小，其中所述上部栅极的宽度小于最靠近所述上部栅极的所述下部栅极中的所述电极的宽度；控制栅极，设置于所述遮蔽栅极上；第一绝缘层，设置于所述遮蔽栅极与所述基底之间；第二绝缘层，设置于所述遮蔽栅极上，以将所述遮蔽栅极与所述控制栅极分隔；以及第三绝缘层，设置于所述控制栅极与所述基底之间。2.如权利要求1所述的半导体元件，其中所述下部栅极包括第一导电层以及第二导电层，其中所述第二导电层设置于所述第一导电层上，且所述第二导电层包括所述多个电极。3.如权利要求2所述的半导体元件，其中所述第二导电层包括依序层叠的第一电极、第二电极以及第三电极，所述第三电极的宽度大于所述第二电极的宽度，所述第二电极的宽度大于所述第一电极的宽度。4.如权利要求3所述的半导体元件，其中所述第一电极的宽度大于所述第一导电层的宽度。5.如权利要求1所述的半导体元件，其还包括：基底区，设置于所述基底中且位于相邻的沟槽之间，具有第一导电型；以及源极区，设置于所述基底区中，且具有第二导电型，其中所述第一导电型为P型，且所述第二导电型为N型；或者所述第一导电型为N型，且所述第二导电型为P型。6.如权利要求2所述的半导体元件，其中所述第一导电层的顶表面至所述第一导电层的底表面的高度为1.5μm～2.0μm。7.如权利要求2所述的半导体元件，其中所述第一电极的顶表面至所述第一电极的底表面的高度为0.7μm～1.2μm，所述第二电极的顶表面至所述第二电极的底表面的高度为0.7μm～1.2μm，且所述第三电极的顶表面至所述第三电极的底表面的高度为0.3μm～0.6μm。8.如权利要求2所述的半导体元件，其中所述第一电极与所述沟槽的侧壁之间的距离为所述第二电极与所述沟槽的侧壁之间的距离为且所述第三电极与所述沟槽的侧壁之间的距离...

【专利技术属性】
技术研发人员：郑英琪，黄郁仁，陈信宏，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：