半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件以及一种半导体元件的制造方法，所述半导体元件包括基底以及栅极结构。基底具有沟槽。栅极结构设置于沟槽中，且包括遮蔽栅极、控制栅极、第一绝缘层、第二绝缘层以及第三绝缘层。遮蔽栅极包括下部栅极以及上部栅极。下部栅极包括由多个电极组成的阶梯式结构，且多个电极中的一者的宽度随着越远离上部栅极而越小。上部栅极设置于下部栅极上，且上部栅极的宽度小于最靠近上部栅极的下部栅极中的电极的宽度。控制栅极设置于遮蔽栅极上。第一绝缘层设置于遮蔽栅极与基底之间。第二绝缘层设置于遮蔽栅极上，以将遮蔽栅极与控制栅极分隔。第三绝缘层设置于控制栅极与基底之间。与基底之间。与基底之间。

【技术实现步骤摘要】
半导体元件及其制造方法


[0001]本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种功率半导体元件及其制造方法。

技术介绍

[0002]功率半导体元件在操作时须具有低的栅极至漏极电容，以确保其具有足够的反应速度且避免于切换时产生多余的损耗。对此，使用具有遮蔽栅极的沟槽式金属氧化物半导体晶体管元件的设计可有效地达成其所需的条件。
[0003]随着制造出的功率半导体元件的尺寸逐渐缩小的趋势，在保持有低的栅极至漏极电容的情况下，进一步地提高功率半导体元件的击穿电压及/或降低功率半导体元件的导通电阻为当前的目标之一。

技术实现思路

[0004]本专利技术提供一种半导体元件及其制造方法，此半导体元件在保持有低的栅极至漏极电容的情况下可具有经提高的击穿电压以经降低的导通电阻。
[0005]本专利技术的半导体元件包括基底以及栅极结构。基底具有沟槽。栅极结构设置于沟槽中，且包括遮蔽栅极、控制栅极、第一绝缘层、第二绝缘层以及第三绝缘层。遮蔽栅极包括下部栅极以及上部栅极。下部栅极包括由多个电极组成的阶梯式结构，且多个电极中的一者的宽度随着越远离上部栅极而越小。上部栅极设置于下部栅极上，且上部栅极的宽度小于最靠近上部栅极的下部栅极中的电极的宽度。控制栅极设置于遮蔽栅极上。第一绝缘层设置于遮蔽栅极与基底之间。第二绝缘层设置于遮蔽栅极上，以将遮蔽栅极与控制栅极分隔。第三绝缘层设置于控制栅极与基底之间。
[0006]在本专利技术的一实施例中，上述的下部栅极包括第一导电层以及第二导电层，其中第二导电层设置于第一导电层上，且第二导电层包括多个电极。
[0007]在本专利技术的一实施例中，上述的第二导电层包括依序层叠的第一电极、第二电极以及第三电极，第三电极的宽度大于第二电极的宽度，且第二电极的宽度大于第一电极的宽度。
[0008]在本专利技术的一实施例中，上述的第一电极的宽度大于第一导电层的宽度。
[0009]在本专利技术的一实施例中，上述的半导体元件还包括基底区以及源极区。基底区设置于基底中且位于相邻的沟槽之间，并具有第一导电型。源极区设置于基底区中且具有第二导电型。上述的第一导电型为P型，且第二导电型为N型；或者上述的第一导电型为N型，且第二导电型为P型。
[0010]在本专利技术的一实施例中，上述的第一导电层的顶表面至第一导电层的底表面的高度为1.5μm～2.0μm。
[0011]在本专利技术的一实施例中，上述的第一电极的顶表面至第一电极的底表面的高度为0.7μm～1.2μm，第二电极的顶表面至第二电极的底表面的高度为0.7μm～1.2μm，且第三电
极的顶表面至第三电极的底表面的高度为0.3μm～0.6μm。
[0012]在本专利技术的一实施例中，上述的第一电极与沟槽的侧壁之间的距离为第二电极与沟槽的侧壁之间的距离为且第三电极与沟槽的侧壁之间的距离为
[0013]本专利技术的半导体元件的制造方法包括进行以下步骤。首先，提供包括沟槽的基底，基底上形成有绝缘材料层，其中沟槽包括第一容置空间。接着，在沟槽中形成遮蔽栅极，其包括以下步骤。步骤(a)：在沟槽中填入第一导电材料层；步骤(b)：在沟槽中移除部分的第一导电材料层，以暴露出部分的第一容置空间；步骤(c)：利用各向同性蚀刻制作工艺于沟槽中移除部分的绝缘材料层；步骤(d)：重复多次步骤(b)至步骤(c)的循环，以在沟槽中形成第一导电层以及具有阶梯式结构的第二容置空间；步骤(e)：在沟槽中形成第二导电层，其中第二导电层部分地填入第二容置空间中，且第二导电层包括由多个电极组成的阶梯式结构；步骤(f)：在沟槽的第二容置空间中形成牺牲层，其中牺牲层设置于沟槽的侧壁上，以形成第三容置空间；以及步骤(g)：在沟槽中形成第三导电层，其中第三导电层部分地填入第三容置空间中。之后，在沟槽中移除牺牲层以及部分的绝缘材料层。再来，在沟槽中形成控制栅极。第二导电层包括的多个电极中的一者的宽度随着越远离第三导电层而越小，且第三导电层的宽度小于第二导电层中最靠近第三导电层的电极的宽度。
[0014]在本专利技术的一实施例中，在沟槽中形成遮蔽栅极的上述步骤中，进行三次步骤(b)至步骤(c)的循环。
[0015]在本专利技术的一实施例中，在沟槽中移除牺牲层以及部分的绝缘材料层的上述步骤之后，还包括于遮蔽栅极上形成栅间绝缘层，其中栅间绝缘层将遮蔽栅极与控制栅极分隔。
[0016]在本专利技术的一实施例中，在沟槽中形成控制栅极之后，还包括进行以下步骤。首先，在基底中形成具有第一导电型的基底区，其中基底区位于相邻的沟槽之间。接着，在基底区中形成具有第二导电型的源极区。上述的第一导电型为P型，且第二导电型为N型；或者上述的第一导电型为N型，且第二导电型为P型。
[0017]基于上述，在本专利技术提供的半导体元件及其制造方法中，其中遮蔽栅极包括的下部栅极具有由多个电极组成的阶梯式结构，因此，本专利技术的半导体元件可具有经提高的击穿电压以及经降低的导通电阻。另外，本专利技术通过使遮蔽栅极包括的上部栅极的宽度小于最靠近其的下部栅极中的电极的宽度，可避免栅极至漏极电容增加，进而保持本专利技术的半导体元件的电性。
附图说明
[0018]图1A至1O为本专利技术一实施例所绘示的一种半导体元件的制造方法的剖面示意图。
[0019]符号说明
[0020]10:半导体元件
[0021]100:基底
[0022]100T:顶表面
[0023]110、400、IL:绝缘层
[0024]110a、110b、110c、110d、110e:绝缘材料层
[0025]112:第一绝缘层
[0026]114:第二绝缘层
[0027]116:第三绝缘层
[0028]118:第四绝缘层
[0029]120:第一导电层
[0030]120a、120b、120c:导电材料层
[0031]130:第二导电层
[0032]132:第一电极
[0033]134:第二电极
[0034]136:第三电极
[0035]140:第三导电层
[0036]200:基底区
[0037]300:源极区
[0038]500A、500B:接触窗
[0039]600A、600B:内连线层
[0040]CG:控制栅极
[0041]G:栅极结构
[0042]SA:牺牲层
[0043]SG:遮蔽栅极
[0044]SG1:下部栅极
[0045]SG2:上部栅极
[0046]SP1:第一容置空间
[0047]SP21、SP22、SP23:第二容置空间
[0048]SP3:第三容置空间
[0049]T:沟槽
[0050]W1:第一宽度
[0051]W21、W22_1、W22_2、W23_1、W23_2、W23_3:第二宽度
[0052]W3:第三宽度
具体实施方式
[0053]以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：基底，具有沟槽；以及栅极结构，设置于所述沟槽中且包括：遮蔽栅极，包括下部栅极以及设置于所述下部栅极上的上部栅极，其中所述下部栅极包括由多个电极组成的阶梯式结构，且所述多个电极中的一者的宽度随着越远离所述上部栅极而越小，其中所述上部栅极的宽度小于最靠近所述上部栅极的所述下部栅极中的所述电极的宽度；控制栅极，设置于所述遮蔽栅极上；第一绝缘层，设置于所述遮蔽栅极与所述基底之间；第二绝缘层，设置于所述遮蔽栅极上，以将所述遮蔽栅极与所述控制栅极分隔；以及第三绝缘层，设置于所述控制栅极与所述基底之间。2.如权利要求1所述的半导体元件，其中所述下部栅极包括第一导电层以及第二导电层，其中所述第二导电层设置于所述第一导电层上，且所述第二导电层包括所述多个电极。3.如权利要求2所述的半导体元件，其中所述第二导电层包括依序层叠的第一电极、第二电极以及第三电极，所述第三电极的宽度大于所述第二电极的宽度，所述第二电极的宽度大于所述第一电极的宽度。4.如权利要求3所述的半导体元件，其中所述第一电极的宽度大于所述第一导电层的宽度。5.如权利要求1所述的半导体元件，其还包括：基底区，设置于所述基底中且位于相邻的沟槽之间，具有第一导电型；以及源极区，设置于所述基底区中，且具有第二导电型，其中所述第一导电型为P型，且所述第二导电型为N型；或者所述第一导电型为N型，且所述第二导电型为P型。6.如权利要求2所述的半导体元件，其中所述第一导电层的顶表面至所述第一导电层的底表面的高度为1.5μm～2.0μm。7.如权利要求2所述的半导体元件，其中所述第一电极的顶表面至所述第一电极的底表面的高度为0.7μm～1.2μm，所述第二电极的顶表面至所述第二电极的底表面的高度为0.7μm～1.2μm，且所述第三电极的顶表面至所述第三电极的底表面的高度为0.3μm～0.6μm。8.如权利要求2所述的半导体元件，其中所述第一电极与所述沟槽的侧壁之间的距离为所述第二电极与所述沟槽的侧壁之间的距离为且所述第三电极与所述沟槽的侧壁之间的距离...

【专利技术属性】
技术研发人员：郑英琪，黄郁仁，陈信宏，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：