本申请公开了一种通过内置边缘模块实现数据传送的FPGA，涉及FPGA技术领域，该FPGA内置边缘模块，FPGA内与边缘模块相连的每个资源模块的读端口同时接入绕线架构以及边缘模块，和/或写端口同时接入绕线架构以及边缘模块；边缘模块包括读写控制器以及缓存单元，读写控制器同时从多个资源模块的读端口中读取数据并暂存在缓存单元中，或者，读写控制器将缓存单元中暂存的数据同时写入多个资源模块的写端口。该FPGA通过内置的边缘模块可以同时对多个资源模块进行数据读写，从而实现高速、高带宽的数据传送，提高FPGA的性能。提高FPGA的性能。提高FPGA的性能。
【技术实现步骤摘要】
一种通过内置边缘模块实现数据传送的FPGA
[0001]本专利技术涉及FPGA领域，尤其是一种通过内置边缘模块实现数据传送的FPGA。
技术介绍
[0002]FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)内部包含大量的诸如CLB、BRAM、DSP、IOB之类的资源模块，这些资源模块通过绕线架构实现信号互连以实现所需的用户设计。近年来，人工智能应用和通信信号处理等领域对FPGA的运算能力和速度都提出了更高的性能要求，如何实现数据的高速传送成为了高容量FPGA发展过程中的技术重点。
技术实现思路
[0003]本申请人针对上述问题及技术需求，提出了一种通过内置边缘模块实现数据传送的FPGA，本申请的技术方案如下：
[0004]一种通过内置边缘模块实现数据传送的FPGA，该FPGA内置与FPGA内的多个资源模块相连的边缘模块，每个资源模块的读端口同时接入绕线架构以及边缘模块和/或写端口同时接入绕线架构以及边缘模块；
[0005]边缘模块包括读写控制器以及缓存单元，读写控制器同时从多个资源模块的读端口中读取数据并暂存在缓存单元中，或者，读写控制器将缓存单元中暂存的数据同时写入多个资源模块的写端口。
[0006]其进一步的技术方案为，边缘模块内置的缓存单元包括若干个读缓存单元和至少一个写缓存单元，读写控制器同时从多个资源模块的读端口中读取到的数据分别暂存在各个读缓存单元中，每个读缓存单元用于暂存从一个资源模块的读端口中读取到的数据；读写控制器同时向多个资源模块的写端口写入的数据来自于一个或多个写缓存单元，每个写缓存单元中的数据同时写入一个或多个资源模块的写端口。
[0007]其进一步的技术方案为，与边缘模块相连的资源模块同时具有读端口和写端口，读写控制器同时从同一个资源模块的读端口读取数据以及向资源模块的写端口写入数据。
[0008]其进一步的技术方案为，边缘模块内置的每个读缓存单元分别连接多个资源模块的读端口，每个资源模块的读端口分别通过三态选择器连接相应的读缓存单元，读写控制器控制各个三态选择器的通断、每次从读缓存单元连接的其中一个资源模块的读端口读取数据；边缘模块内置的每个写缓存单元分别连接多个资源模块的写端口，读写控制器每次将一个写缓存单元中的数据写入连接的所有资源模块的写端口或写入连接的部分资源模块的写端口。
[0009]其进一步的技术方案为，边缘模块内置的每个读缓存单元均同时连接各个写缓存单元，读写控制器向任意的第一资源模块的写端口写入的数据是读写控制器从其他的第二资源模块的读端口读取到的数据，读写控制器从第二资源模块的读端口读取数据并暂存到该第二资源模块的读端口连接的读缓存单元中，读写控制器控制将第二资源模块的读端口
连接的读缓存单元中的数据写入第一资源模块的写端口连接的写缓存单元中，再将第一资源模块连接的写缓存单元中的数据写入第一资源模块的写端口。
[0010]其进一步的技术方案为，读写控制器同时向多个第一资源模块的写端口写入的数据，是读写控制器从其他的一个或多个第二资源模块的读端口读取到的数据；从每个第二资源模块的读端口读取到的数据写入一个或多个第一资源模块的写端口。
[0011]其进一步的技术方案为，与边缘模块相连的资源模块按照阵列结构排布，同一个读缓存单元连接位于同一列的多个资源模块的读端口，同一个写缓存单元连接位于同一列的多个资源模块的写端口；
[0012]读写控制器同时从位于同一行的多个第二资源模块的读端口读取数据，或者，读写控制器同时向位于同一行的多个第一资源模块的写端口写入数据。
[0013]其进一步的技术方案为，边缘模块的缓存单元还连接FPGA的片外读写口，读写控制器从资源模块的读端口读出并暂存在读缓存单元中的数据经由片外读写口传输至FPGA外部，或者，读写控制器向资源模块的写端口写入的数据是经由片外读写口由FPGA外部传入并暂存在写缓存单元中的；FPGA的片外读写口为高速串口和/或DDR IO口。
[0014]其进一步的技术方案为，边缘模块同时连接多个片外读写口，读写控制器将多个读缓存单元中暂存的数据分别经由多个片外读写口同时传输至FPGA外部，或者，读写控制器通过多个片外读写口将FPGA外部输入的数据同时写入多个写缓存单元中。
[0015]其进一步的技术方案为，边缘模块内置的缓存单元为FIFO，片外读写口对缓存单元的读写速度、与读写控制器对资源模块的读写速度相匹配。
[0016]其进一步的技术方案为，边缘模块还包括读写信号产生电路，读写信号产生电路连接资源模块的读写控制端口，读写控制器通过读写信号产生电路产生读写控制信号并发送给资源模块的读写控制端口，并根据读写控制信号从多个资源模块的读端口读取数据或同时向多个资源模块的写端口写入数据。
[0017]其进一步的技术方案为，边缘模块包括一个读写信号产生电路，读写信号产生电路连接所有资源模块的读写控制端口；或者边缘模块包括多个读写信号产生电路，每个读写信号产生电路连接一个或多个资源模块的读写控制端口，每个读写信号产生电路向所连接的资源模块的读写控制端口发送读写控制信号。
[0018]其进一步的技术方案为，与边缘模块相连的资源模块为BRAM模块，每个BRAM模块的读写控制端口包括读地址端口、读使能端口、写地址端口和写使能端口；
[0019]边缘模块内置的读写信号产生电路包括读地址产生器、读使能产生器、写地址产生器和写使能产生器，读地址产生器连接BRAM模块的读地址端口，读使能产生器连接BRAM模块的读地使能端口，写地址产生器连接BRAM模块的写地址端口，写使能产生器连接BRAM模块的写使能端口；
[0020]读写信号产生电路产生的读写控制信号包括读地址产生器产生的读地址、读使能产生器产生的读使能、写地址产生器产生的写地址和写使能产生器产生的写使能。
[0021]其进一步的技术方案为，同时与边缘模块相连的多个BRAM模块构成全片存储阵列，边缘模块中的读写控制器根据获取到的全片使能信号通过读写信号产生电路向各个BRAM模块提供对应的读使能和写使能，所述边缘模块中的读写控制器根据获取到的全片使能信号全片地址信号通过读写信号产生电路向各个BRAM模块提供对应的读地址和写地址。
[0022]本申请的有益技术效果是：
[0023]本申请公开了一种通过内置边缘模块实现数据传送的FPGA，该FPGA通过内置的边缘模块可以同时对多个资源模块进行数据读写，从而实现高速、高带宽的数据传送，提高FPGA的性能。
[0024]利用内置的边缘模块不仅可以实现FPGA片内不同资源模块间的高效数据传输，还可以实现FPGA片内外的高效数据传输，而且边缘模块的实现代价较低，适合各种大量数据处理的应用。
附图说明
[0025]图1是本申请一个实施例中的边缘模块与资源模块的连接示意图。
[0026]图2是本申请一个实施例中的边缘模块与资源模块和片外读写口的连接示意图。本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种通过内置边缘模块实现数据传送的FPGA，其特征在于，所述FPGA内置与所述FPGA内的多个资源模块相连的边缘模块，每个所述资源模块的读端口同时接入绕线架构以及所述边缘模块和/或写端口同时接入绕线架构以及所述边缘模块；所述边缘模块包括读写控制器以及缓存单元，所述读写控制器同时从多个资源模块的读端口中读取数据并暂存在所述缓存单元中，或者，所述读写控制器将所述缓存单元中暂存的数据同时写入多个资源模块的写端口。2.根据权利要求1所述的FPGA，其特征在于，所述边缘模块内置的缓存单元包括若干个读缓存单元和至少一个写缓存单元，所述读写控制器同时从多个资源模块的读端口中读取到的数据分别暂存在各个读缓存单元中，每个读缓存单元用于暂存从一个资源模块的读端口中读取到的数据；所述读写控制器同时向多个资源模块的写端口写入的数据来自于一个或多个写缓存单元，每个写缓存单元中的数据同时写入一个或多个资源模块的写端口。3.根据权利要求2所述的FPGA，其特征在于，与所述边缘模块相连的资源模块同时具有读端口和写端口，所述读写控制器同时从同一个资源模块的读端口读取数据以及向所述资源模块的写端口写入数据。4.根据权利要求2所述的FPGA，其特征在于，所述边缘模块内置的每个读缓存单元分别连接多个资源模块的读端口，每个资源模块的读端口分别通过三态选择器连接相应的读缓存单元，所述读写控制器控制各个三态选择器的通断、每次从读缓存单元连接的其中一个资源模块的读端口读取数据；所述边缘模块内置的每个写缓存单元分别连接多个资源模块的写端口，所述读写控制器每次将一个写缓存单元中的数据写入连接的所有资源模块的写端口或写入连接的部分资源模块的写端口。5.根据权利要求2所述的FPGA，其特征在于，所述边缘模块内置的每个读缓存单元均同时连接各个写缓存单元，所述读写控制器向任意的第一资源模块的写端口写入的数据是所述读写控制器从其他的第二资源模块的读端口读取到的数据，所述读写控制器从所述第二资源模块的读端口读取数据并暂存到所述第二资源模块的读端口连接的读缓存单元中，所述读写控制器控制将所述第二资源模块的读端口连接的读缓存单元中的数据写入所述第一资源模块的写端口连接的写缓存单元中，再将所述第一资源模块连接的写缓存单元中的数据写入所述第一资源模块的写端口。6.根据权利要求5所述的FPGA，其特征在于，所述读写控制器同时向多个第一资源模块的写端口写入的数据，是所述读写控制器从其他的一个或多个第二资源模块的读端口读取到的数据；从每个第二资源模块的读端口读取到的数据写入一个或多个第一资源模块的写端口。7.根据权利要求6所述的FPGA，其特征在于，与所述边缘模块相连的资源模块按照阵列结构排布，同一个读缓存单元连接位于同一列的多个资源模块的读端口，同一个写缓存单元连接位于同一列的多个资源模块的写端口；所述读写控制器同时从位于同一行的多个第二资源模块的读端口读取数据，或者，所述读写控制器同时...
【专利技术属性】
技术研发人员：单悦尔，徐彦峰，范继聪，刘彤，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：
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