双精度模拟存储器单元及阵列制造技术

本发明专利技术公开了一种双精度模拟存储器单元及阵列。在一些实施方式中，一种存储器单元包括：具有一输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：连接于第一电源和公共节点之间的第一压控电流源；以及连接于第二电源和所述公共节点之间的第二压控电流源，其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及所述第一压控电流源的控制输入端和所述第二压控电流源的控制输入端连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。多个输入端当中的相应的输入端。多个输入端当中的相应的输入端。

【技术实现步骤摘要】
双精度模拟存储器单元及阵列
[0001]本申请是申请号为201980078991.6，申请日为2019年11月24日，专利技术名称为“双精度模拟存储器单元及阵列”的专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请要求申请号为62/773,991，申请日为2018年11月30日，名称为“双精度模拟存储器单元”的美国临时专利申请的优先权，并将该申请的内容整体援引于此。


[0004]本专利技术总体涉及计算机技术，尤其涉及计算机系统的存储元件。

技术介绍

[0005]目前，有多种不同类型的存储元件可用于现代计算机系统，此类存储元件在性能方面进行了各种不同的折衷取舍。这些存储系统包括易失性存储元件和非易失性存储元件，此两类存储元件均可以数字形式或模拟形式实现。所述性能方面的取舍包括功耗、速度以及断电后的存储时长。

技术实现思路

[0006]总体而言，本专利技术的一个方面涉及一种存储器单元，包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器单元，其特征在于，包括：具有一输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：连接于第一电源和公共节点之间的第一压控电流源；以及连接于第二电源和所述公共节点之间的第二压控电流源，其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及所述第一压控电流源的控制输入端和所述第二压控电流源的控制输入端连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。2.如权利要求1所述的存储器单元，其特征在于：所述非易失性存储元件包括浮栅晶体管，其中，所述浮栅晶体管的栅极连接至所述非易失性存储元件的所述输入端，以及所述浮栅晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。3.如权利要求1所述的存储器单元，其特征在于：所述非易失性存储元件包括铁电晶体管，其中，所述铁电晶体管包括一晶体管和铁电电容器，其中，所述铁电电容器连接于所述晶体管的栅极与所述非易失性存储元件的所述输入端之间，所述晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。4.如权利要求1所述的存储器单元，其特征在于：所述第一压控电流源为P型金属氧化物半导体(PMOS)晶体管；以及所述第二压控电流源为N型金属氧化物半导体(NMOS)晶体管。5.如权利要求4所述的存储器单元，其特征在于，所述非易失性存储元件进一步包括：连接于所述PMOS晶体管的栅极与第一字线之间的第一晶体管，其中，所述第一晶体管的栅极连接至第一位线；以及连接于所述NMOS晶体管的栅极与第二字线之间的第二晶体管，其中，所述第二晶体管的栅极连接至第二位线。6.如权利要求4的所述存储器单元，其特征在于，所述非易失性存储元件进一步包括：连接于所述PMOS晶体管的源极与所述第一电源之间的第一晶体管，其中，所述第一晶体管的栅极连接至第一字线，所述PMOS晶体管的所述栅极连接至第一位线；以及连接于所述NMOS晶体管的漏极与第二电源之间的第二晶体管，其中，所述第二晶体管的栅极连接至第二字线，所述NMOS晶体管的所述栅极连接至第二位线。7.一种存储器阵列，其特征在于，包括：存储器单元阵列，其中，每一个存储器单元包括：具有一输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和一输出端的易失性存储元件，其中，所述易失性存储元件的所述输出端连接至所述非易失性存储元件的所述输入端，其中，所述易失性存储元件包括：连接于第一电源和公共节点之间的第一压控电流源；以及连接于第二电源和所述公共节点之间的第二压控电流源，其中，所述公共节点连接至所述易失性存储元件的所述输出端，以及
所述第一压控电流源的控制输入端和所述第二压控电流源的控制输入端连接至所述易失性存储元件的所述多个输入端当中的相应的输入端。8.如权利要求7所述的存储器阵列，其特征在于：所述非易失性存储元件包括浮栅晶体管，其中，所述浮栅晶体管的栅极连接至所述非易失性存储元件的所述输入端，以及所述浮栅晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。9.如权利要求7所述的存储器阵列，其特征在于：所述非易失性存储元件包括铁电晶体管，其中，所述铁电晶体管包括一晶体管和铁电电容器，其中，所述铁电电容器连接于所述晶体管的栅极与所述非易失性存储元件的所述输入端之间，其中，所述晶体管的源极和漏极连接至所述非易失性存储元件的所述至少一个输出端当中的相应的输出端。10.如权利要求7所述的存储器阵列，其特征在于：所述第一压控电流源为P型金属氧化物半导体(PMOS)晶体管；以及所述第二压控电流源为N型金属氧化物半导体(NMOS)...

【专利技术属性】
技术研发人员：吕志超，赵亮，
申请(专利权)人：合肥睿科微电子有限公司，
类型：发明
国别省市：