一种带隙基准电压源电路制造技术

本发明专利技术公开了一种带隙基准电压源电路，包括：运算放大器、第一电阻、第二电阻、第三电阻、PMOS管以及一个BJT管。所述运算放大器的正极输入端耦接第二电阻的第二端，所述运算放大器的负极输入端耦接第二电阻的第一端，所述运算放大器的输出端耦接PMOS管的栅极；所述PMOS管的源极耦接电源电压VDD，漏极耦接所述带隙基准电压源电路的输出端；第三电阻的第二端耦接所述PMOS管的漏极，第三电阻的第一端耦接第二电阻的第二端；第二电阻的第一端耦接第一电阻的第二端；第一电阻的第一端耦接所述BJT管的发射极；所述BJT管的基极与集电极耦接并接地。所述BJT管的基极与集电极耦接并接地。所述BJT管的基极与集电极耦接并接地。

【技术实现步骤摘要】
一种带隙基准电压源电路


[0001]本专利技术涉及基准电压源电路领域，尤其涉及一种带隙基准电压源电路。

技术介绍

[0002]传统的带隙基准电压源结构中通常具有至少两个双极型晶体管，且其中的运算放大器采用的是折叠式共源共栅结构。这样的架构存在不少缺点：
[0003]首先，传统的带隙基准电压源中的两个双极型晶体管涉及两路电流，折叠式共源共栅结构中需要三路电流，造成功耗较大。
[0004]其次，运算放大器采用折叠式共源共栅结构会造成运算放大器的输入等效失调电压较大，并进而造成带隙基准电压源的输出基准电压精度较差。
[0005]再次，传统的带隙基准电压源结构中的两个双极型晶体管以及折叠式共源共栅结构占用芯片面积较大。
[0006]因此，亟需一种功耗低、面积小、精度高的带隙基准电压源结构。

技术实现思路

[0007]为了解决现有技术中的技术问题，本专利技术提供了一种新型的带隙基准电压源电路结构，适用于片上系统中低功耗、高精度、低成本的基准电压源的产生。
[0008]本专利技术的带隙基准电压源电路包括：
[0009]运算放大器、第一电阻、第二电阻、第三电阻、PMOS管以及一个BJT管；
[0010]所述运算放大器的正极输入端耦接第二电阻的第二端，所述运算放大器的负极输入端耦接第二电阻的第一端，所述运算放大器的输出端耦接PMOS管的栅极；
[0011]所述PMOS管的源极耦接电源电压VDD，漏极耦接所述带隙基准电压源电路的输出端；
[0012]第三电阻的第二端耦接所述PMOS管的漏极，第三电阻的第一端耦接第二电阻的第二端；
[0013]第二电阻的第一端耦接第一电阻的第二端；
[0014]第一电阻的第一端耦接所述BJT管的发射极；
[0015]所述BJT管的基极与集电极耦接并接地。
[0016]在一个实施例中，所述运算放大器采用套筒式共源共栅结构实现。
[0017]在一个实施例中，所述运算放大器内的输入对管均工作在亚阈值区，所述输入对管的比例设计为1:N。
[0018]在一个实施例中，第二电阻的两端的压差Vptat＝mV
T
·
lnN，其中m为所述亚阈值区的斜率因子，V
T
为热电势。
[0019]在一个实施例中，m的值在1到2之间。
[0020]在一个实施例中，所述带隙基准电压源电路的输出端的输出基准电压VBG的表达式为：
[0021][0022]其中，V
BE(Q1)
为所述BJT管的基极与发射极之间的电压差，R4为第一电阻的电阻值，R5为第二电阻的电阻值，R6为第三电阻的电阻值，Vos为所述运算放大器的输入等效失调电压，为所述输入等效失调电压被放大出现在所述输出端的放大倍数。
[0023]在一个实施例中，所述运算放大器的输入等效失调电压的值被减小以及所述放大倍数被减小，以提高所述输出基准电压VBG的精度。
[0024]在一个实施例中，所述带隙基准电压源电路仅包括一个所述BJT管。
[0025]在一个实施例中，至少第一电阻的存在允许所述运算放大器采用套筒式共源共栅结构。
[0026]在一个实施例中，所述BJT管为PNP型。
[0027]本专利技术具有以下有益效果：
[0028]本专利技术的带隙基准电压源结构只需要一个BJT管，并且运算放大器可使用简单的套筒式共源共栅结构，相比于传统结构功耗明显降低，面积大幅减小，并且输出电压精度更高。
附图说明
[0029]本专利技术的以上
技术实现思路
以及下面的具体实施方式在结合附图阅读时会得到更好的理解。需要说明的是，附图仅作为所请求保护的专利技术的示例。在附图中，相同的附图标记代表相同或类似的元素。
[0030]图1示出一种传统的带隙基准电压源结构示意图；
[0031]图2示出传统的带隙基准电压源中的运算放大器结构示意图；
[0032]图3示出根据本专利技术一实施例的带隙基准电压源结构示意图；以及
[0033]图4示出根据本专利技术一实施例的带隙基准电压源中的运算放大器结构示意图。
具体实施方式
[0034]以下由特定的具体实施例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其他优点及功效。虽然本专利技术的描述将结合优选实施例一起介绍，但这并不代表此专利技术的特征仅限于该实施方式。恰恰相反，结合实施方式作专利技术介绍的目的是为了覆盖基于本专利技术的权利要求而有可能延伸出的其它选择或改造。为了提供对本专利技术的深度了解，以下描述中将包含许多具体的细节。本专利技术也可以不使用这些细节实施。此外，为了避免混乱或模糊本专利技术的重点，有些具体细节将在描述中被省略。
[0035]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“耦接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0036]能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元器件、组件、区域、层和/或部分，这些元器件、组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元器件、组件、区域、层和/或部分。
[0037]图1示出一种传统的带隙基准电压源结构示意图。该带隙基准电压源电路由两个BJT管(双极型晶体管)Q1、Q2，电阻R1、R2、R3(其中R2＝R3)，PMOS管(PD)，以及运算放大器(OP)100组成。
[0038]VA、VB点利用运算放大器(OP)100嵌位至相同的电压，则电阻R1两端的压差为Vptat＝V
T
·
lnN，其中，V
T
为热电势，N为Q1与Q2的比例，因此流过R1、R3的电
[0039][0040][0041]其中，V
BE(Q1)
为Q1的基极与发射极之间的电压差。由于VA、VB点电压为BJT管Q1的基极与发射极之间的电压差(常温下通常只有0.6V左右)，因此传统的运算放大器(OP)100需采用折叠式共源共栅结构，如图2所示。
[0042]然而，传统的带隙基准电压源架构存在以下几个缺点：
[0043]首先，传统的带隙基准电压源需要Q1、Q2两路电流，以及折叠式共源共栅结构的运算放大器(OP)中需要P0、P3、P4三路电流，因此功耗较大。
[0044]其次，考虑运算放大器(OP)的输入等效失调电压Vos对输出电压VBG的贡献，式(1)变为：
[0045][0046]Vos会被放大(1+R2/R1)倍出现在输出端VBG：
[0047][0048]而折叠式共源共栅结构的运算放大器(OP)100中有P1与P2，P3与P4，N1与N2三对管子会贡献输入等效失调电压Vo本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准电压源电路，其特征在于，包括：运算放大器、第一电阻、第二电阻、第三电阻、PMOS管以及一个BJT管；所述运算放大器的正极输入端耦接第二电阻的第二端，所述运算放大器的负极输入端耦接第二电阻的第一端，所述运算放大器的输出端耦接PMOS管的栅极；所述PMOS管的源极耦接电源电压VDD，漏极耦接所述带隙基准电压源电路的输出端；第三电阻的第二端耦接所述PMOS管的漏极，第三电阻的第一端耦接第二电阻的第二端；第二电阻的第一端耦接第一电阻的第二端；第一电阻的第一端耦接所述BJT管的发射极；所述BJT管的基极与集电极耦接并接地。2.如权利要求1所述的带隙基准电压源电路，其特征在于，所述运算放大器采用套筒式共源共栅结构实现。3.如权利要求2所述的带隙基准电压源电路，其特征在于，所述运算放大器内的输入对管均工作在亚阈值区，所述输入对管的比例设计为1:N。4.如权利要求3所述的带隙基准电压源电路，其特征在于，第二电阻的两端的压差Vptat＝mV
T
·
lnN，其中m为所述亚阈值区的斜率因子，V
T
...

【专利技术属性】
技术研发人员：于兴宝，
申请(专利权)人：西安中颖电子有限公司，
类型：发明
国别省市：