一种用于高速串行链路的接收机模拟前端多级均衡器制造技术

本发明专利技术公开了一种用于高速串行链路的接收机模拟前端多级均衡器，属于集成电路设计领域。本发明专利技术的均衡器包括线性均衡器与DFE均衡器两部分，其中线性均衡器具有可变的幅频增益，用于对信道损耗进行补偿，DFE均衡器用于进一步消除残余码间串扰。线性均衡器采用有源电感峰化技术，在节省电路布局面积的前提下提高了峰值增益，同时使用负电容结构拓展了增益带宽，DFE均衡器采用半速率推测式结构解决了高速信号均衡中的时序问题。本发明专利技术能够实现高速串行信号的低误码接收，且占用面积小，便于在RX接收机中集成，功耗较低，具有良好的稳定性，能够补偿较大的信道损耗，为解决SerDes高速串行链路的信号均衡问题提供了一个可行的方案。行链路的信号均衡问题提供了一个可行的方案。行链路的信号均衡问题提供了一个可行的方案。

【技术实现步骤摘要】
一种用于高速串行链路的接收机模拟前端多级均衡器


[0001]本专利技术涉及一种用于高速串行链路的接收机模拟前端多级均衡器，属于集成电路设计领域。

技术介绍

[0002]在快速发展的信息时代，信号的传输速率持续增长。然而，带宽受限的背板信道会产生严重的高频信道损耗，从而导致严重的码间干扰(Intersymbol Interference，ISI)，为低误码接收带来挑战。为了提高通信系统的性能，有必要将均衡技术应用于高速链路。
[0003]高速串行链路中常见的均衡技术可分为线性均衡器和判决反馈均衡器(Decision Feedback Equalizer,DFE)。线性均衡器利用可变增益滤波器的频率特性来补偿信道损耗，但对于高速信号，尤其是在信号传输速率大于5Gb/s的高速串行链路中，由于信号抖动(如ISI相关的确定性抖动和随机抖动)可能超过一个符号间隔(UI)，单独使用线性均衡器不再适用。另一方面，线性均衡器将噪声和信号一起放大，这并不能改善通信系统的BER性能。基于以上原因，DFE均衡器主要用于和线性均衡器一起消除残留ISI。DFE作为非线性均衡器，只放大信号而不放大噪声，可以有效改善信噪比特性。
[0004]一般来说，FR
‑
4背板信道在高频时具有更严重的插入损耗，而传统的连续时间线性均衡器(Continue
‑
Time Linear Equalizer,CTLE)结构不能提供足够的增益。专利CN 213461678 U采用电感峰化技术扩展带宽，提高峰值增益，但传统电感占用面积大难以集成，并且基于无源电感的均衡器不具备可变的增益，不能很好的适应信道损耗的变化。考虑到信道损耗会受到环境和趋肤效应等非理想特性的影响，专利CN 114268522 A提出了一种基于自适应结构的增益可调的CTLE，能够更好地对不同条件下信道损耗的变化做出调整。但在关于信道均衡的设计中，相对于明显的高频损耗，低频部分的信道损耗往往因为其斜率相对平滑而被忽略，以至于低频损耗不能被较好地补偿。

技术实现思路

[0005]为了实现均衡器可变的幅频增益，有效地在高低频段根据信道特性补偿信道损耗，同时提高电路集成度，减少RX接收机芯片占用面积，本专利技术提供了一种用于高速串行链路的接收机模拟前端多级均衡器，包括：三级级联线性均衡器和三抽头DFE均衡器，所述三级级联线性均衡器的输出端与三抽头DFE均衡器的输入端依次连接；
[0006]所述三级级联线性均衡器包括依次连接的：可变增益放大器、CTLE均衡器和缓冲器，所述三级级联线性均衡器具有可变的幅频增益，用于对信道损耗进行补偿；
[0007]所述三抽头DFE均衡器采用半速率架构，由奇偶两条信号处理支路和末级选择器构成，每条支路包括依次连接的：加法器、限幅放大器、选择器和D触发器，在D触发器与加法器对应抽头之间设有信号反馈路径，奇偶两路信号通过末级选择器，在时钟信号控制下恢复成一路高速串行信号输出。
[0008]可选的，所述可变增益放大器通过源极并联电阻阵列提供可变的低频增益，用于
补偿信道的低频损耗以及调节接收端输入信号的幅值；
[0009]所述可变增益放大器包括：
[0010]第一负载电阻R
D
1，所述第一负载电阻R
D
1的第一端连接电压源，第二端连接第一NMOS管N1的漏极；
[0011]第二负载电阻R
D
2，所述第二负载电阻R
D
2的第一端连接电压源，第二端连接第二NMOS管N2的漏极；
[0012]第一NMOS管N1，所述第一NMOS管N1的栅极连接第一输入信号，源极连接第一电流源I1，漏极连接所述第一负载电阻R
D
1；
[0013]第二NMOS管N2，所述第二NMOS管N2的栅极连接第二输入信号，源极连接第二电流源I2，漏极连接第二负载电阻R
D
2；
[0014]第一电流源I1，所述第一电流源I1的第一端连接所述第一NMOS管N1的源极，第二端接地。
[0015]第二电流源I2，所述第二电流源I2的第一端连接所述第二NMOS管N2的源极，第二端接地。
[0016]所述可变增益放大器还包括：源极电阻阵列；
[0017]所述源极电阻阵列包括：
[0018]第一NMOS开关，包括：第三NMOS管N3和第四NMOS管N4，所述第三NMOS管N3和第四NMOS管N4的栅极连接第一电压控制字b1，源极连接第一电阻R1，漏极分别连接所述第一电流源I1和第二电流源I2；
[0019]第一电阻R1，两端分别跨接在所述第三NMOS管N3和第四NMOS管N4的源极之间；
[0020]第二NMOS开关，包括：第五NMOS管N5和第六NMOS管N6，所述第五NMOS管N5和第六NMOS管N6的栅极连接第二电压控制字b2，源极连接第二电阻R2，漏极分别连接所述第一电流源I1和所述第二电流源I2；
[0021]第二电阻R2，两端分别跨接在所述第五NMOS管N5和第六NMOS管N6的源极之间；
[0022]第三NMOS开关，包括：第七NMOS管N7和第八NMOS管N8，所述第七NMOS管N7和第八NMOS管N8的栅极连接第三电压控制字b3，源极连接第三电阻R3，漏极分别连接所述第一电流源I1和所述第二电流源I2；
[0023]第三电阻R3，两端分别跨接在所述第七NMOS管N7和第八NMOS管N8的源极之间；
[0024]第四NMOS开关，包括：第九NMOS管N9和第十NMOS管N10，所述第九NMOS管N9和第十NMOS管N10的栅极连接第三电压控制字b4，源极连接第四电阻R4，漏极分别连接所述第一电流源I1和所述第二电流源I2；
[0025]第四电阻R4，两端分别跨接在所述第九NMOS管N9和第十NMOS管N10的源极之间；
[0026]所述源极电阻的阻值以1:2:4:8的比例设置。
[0027]可选的，所述CTLE均衡器包括：
[0028]第十一NMOS管N11，所述第十一NMOS管N11的栅极连接所述CTLE均衡器的第一输入端，源极连接第三电流源I3，漏极连接第一PMOS管P1；
[0029]第十二NMOS管N12，所述第十二NMOS管N12的栅极连接所述CTLE均衡器的第二输入端，源极连接第四电流源I4，漏极连接第二PMOS管P2；
[0030]第一可变电阻R
S
1，所述第一可变电阻R
S
1的第一端连接所述第十一NMOS管N11的源
极，第二端连接所述第十二NMOS管N12的源极，第三端连接控制电压VRctrl；
[0031]可变电容C
S
1，所述可变电阻C
S
1的第一端连接所述第十一NMOS管N11的源极，第二端连接所述第十二NMOS管N12的源极，第三端连接控制电压VCctrl；
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【技术保护点】

【技术特征摘要】
1.一种用于高速串行链路的接收机模拟前端多级均衡器，其特征在于，包括：三级级联线性均衡器和三抽头DFE均衡器，所述三级级联线性均衡器的输出端与三抽头DFE均衡器的输入端依次连接；所述三级级联线性均衡器包括依次连接的：可变增益放大器、CTLE均衡器和缓冲器，所述三级级联线性均衡器具有可变的幅频增益，用于对信道损耗进行补偿；所述三抽头DFE均衡器采用半速率架构，由奇偶两条信号处理支路和末级选择器构成，每条支路包括依次连接的：加法器、限幅放大器、选择器和D触发器，在D触发器与加法器对应抽头之间设有信号反馈路径，奇偶两路信号通过末级选择器，在时钟信号控制下恢复成一路高速串行信号输出。2.根据权利要求1所述的高速串行链路的接收机模拟前端多级器，其特征在于：所述可变增益放大器通过源极并联电阻阵列提供可变的低频增益，用于补偿信道的低频损耗以及调节接收端输入信号的幅值；所述可变增益放大器包括：第一负载电阻R
D
1，所述第一负载电阻R
D
1的第一端连接电压源，第二端连接第一NMOS管N1的漏极；第二负载电阻R
D
2，所述第二负载电阻R
D
2的第一端连接电压源，第二端连接第二NMOS管N2的漏极；第一NMOS管N1，所述第一NMOS管N1的栅极连接第一输入信号，源极连接第一电流源I1，漏极连接所述第一负载电阻R
D
1；第二NMOS管N2，所述第二NMOS管N2的栅极连接第二输入信号，源极连接第二电流源I2，漏极连接所述第二负载电阻R
D
2；第一电流源I1，所述第一电流源I1的第一端连接所述第一NMOS管N1的源极，第二端接地；第二电流源I2，所述第二电流源I2的第一端连接所述第二NMOS管N2的源极，第二端接地；所述可变增益放大器还包括：源极电阻阵列；所述源极电阻阵列包括：第一NMOS开关，包括：第三NMOS管N3和第四NMOS管N4，所述第三NMOS管N3和第四NMOS管N4的栅极连接第一电压控制字b1，源极连接第一电阻R1，漏极分别连接所述第一电流源I1和第二电流源I2；第一电阻R1，两端分别跨接在所述第三NMOS管N3和第四NMOS管N4的源极之间；第二NMOS开关，包括：第五NMOS管N5和第六NMOS管N6，所述第五NMOS管N5和第六NMOS管N6的栅极连接第二电压控制字b2，源极连接第二电阻R2，漏极分别连接所述第一电流源I1和所述第二电流源I2；第二电阻R2，两端分别跨接在所述第五NMOS管N5和第六NMOS管N6的源极之间；第三NMOS开关，包括：第七NMOS管N7和第八NMOS管N8，所述第七NMOS管N7和第八NMOS管N8的栅极连接第三电压控制字b3，源极连接第三电阻R3，漏极分别连接所述第一电流源I1和所述第二电流源I2；第三电阻R3，两端分别跨接在所述第七NMOS管N7和第八NMOS管N8的源极之间；
第四NMOS开关，包括：第九NMOS管N9和第十NMOS管N10，所述第九NMOS管N9和第十NMOS管N10的栅极连接第三电压控制字b4，源极连接第四电阻R4，漏极分别连接所述第一电流源I1和所述第二电流源I2；第四电阻R4，两端分别跨接在所述第九NMOS管N9和第十NMOS管N10的源极之间；所述源极电阻的阻值以1:2:4:8的比例设置。3.根据权利要求1所述的高速串行链路的接收机模拟前端多级均衡器，其特征在于，所述CTLE均衡器包括：第十一NMOS管N11，所述第十一NMOS管N11的栅极连接所述CTLE均衡器的第一输入端，源极连接第三电流源I3，漏极连接第一PMOS管P1；第十二NMOS管N12，所述第十二NMOS管N12的栅极连接所述CTLE均衡器的第二输入端，源极连接第四电流源I4，漏极连接第二PMOS管P2；第一可变电阻R
S
1，所述第一可变电阻R
S
1的第一端连接所述第十一NMOS管N11的源极，第二端连接所述第十二NMOS管N12的源极，第三端连接控制电压VRctrl；可变电容C
S
1，所述可变电阻C
S
1的第一端连接所述第十一NMOS管N11的源极，第二端连接所述第十二NMOS管N12的源极，第三端连接控制电压VCctrl；第五电阻R5，两端分别跨接在所述第十一NMOS管N11和所述第十二NMOS管N12...

【专利技术属性】
技术研发人员：楚广勇，朱柯臻，李顺禹，郑枫，陈芯蕊，
申请(专利权)人：江南大学，
类型：发明
国别省市：