半导体装置制造方法及图纸

本发明专利技术的目的在于提供能够对耐压及耐湿的降低进行抑制的半导体装置。本发明专利技术涉及的半导体装置具有：P层；绝缘膜；电极；多个P

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及半导体装置。

技术介绍

[0002]以往，公开了如下半导体装置，该半导体装置通过在半导体基板之上设置半绝缘膜而实现了耐压性降低的抑制(例如，参照专利文献1、2)。
[0003]专利文献1：日本特开2021
‑
48232号公报
[0004]专利文献2：日本特开2020
‑
198375号公报
[0005]但是，就专利文献1、2所公开的半导体装置而言，有时在设置于末端部的电极之上形成半绝缘膜时在电极端部产生裂缝，湿气从裂缝侵入而腐蚀电极。在该情况下，存在半绝缘膜从半导体基板剥离，半导体装置的耐压性及耐湿性降低的可能性。

技术实现思路

[0006]本专利技术就是为了解决这样的问题而提出的，其目的在于提供能够对耐压及耐湿的降低进行抑制的半导体装置。
[0007]为了解决上述问题，本专利技术涉及的半导体装置具有有源区域、将有源区域包围的末端区域，该半导体装置具有：第1导电型的基板；第2导电型的第1杂质层，其在基板的表面在有源区域及末端区域连续地设置；第1绝缘膜，其设置于第1杂质层之上；第1电极，其设置于第1绝缘膜之上；第2导电型的多个第2杂质层，它们在基板的表面设置于第1杂质层的末端区域侧，杂质浓度比第1杂质层低；第1导电型的第3杂质层，其在基板的表面设置于第2杂质层的末端区域侧；第1导电型的第4杂质层，它们在基板的表面设置于第3杂质层的末端区域侧，杂质浓度比第3杂质层高；第2绝缘膜，其连续地设置于第3杂质层之上的一部分及第4杂质层之上的一部分；第2电极，其连续地设置于第2绝缘膜之上的一部分及第4杂质层之上；高介电常数层，其至少设置于各第2杂质层之上；以及低介电常数层，其设置于高介电常数层之上，第2绝缘膜的有源区域侧的端部与各第2杂质层中的最靠末端区域侧的第2杂质层的末端区域侧的端部之间的间隔大于0μm且小于或等于10μm，第2绝缘膜的有源区域侧的端部与第2电极的有源区域侧的端部之间的间隔大于或等于50μm。
[0008]专利技术的效果
[0009]根据本专利技术，能够对耐压及耐湿的降低进行抑制。
附图说明
[0010]图1是相关技术涉及的半导体装置的俯视图。
[0011]图2是相关技术涉及的半导体装置的剖视图。
[0012]图3是实施方式涉及的半导体装置的剖视图。
[0013]图4是表示实施方式涉及的各扩散层的峰值浓度范围的图。
[0014]图5是表示实施方式涉及的高介电常数层及低介电常数层的折射率的图。
[0015]图6是实施方式涉及的电极的剖视图。
[0016]图7是表示实施方式涉及的半导体装置的制造工序的一个例子的图。
[0017]图8是表示实施方式涉及的半导体装置的制造工序的一个例子的图。
[0018]图9是表示实施方式涉及的半导体装置的制造工序的一个例子的图。
[0019]图10是表示实施方式涉及的半导体装置的制造工序的一个例子的图。
[0020]图11是表示实施方式涉及的半导体装置的制造工序的一个例子的图。
[0021]图12是表示IGBT的高温高湿实验中的等效电路的图。
[0022]图13是对实施方式涉及的半导体装置和相关技术涉及的半导体装置的高温高湿实验结果进行比较的图。
[0023]图14是实施方式的变形例涉及的半导体装置的剖视图。
[0024]图15是实施方式的变形例涉及的半导体装置的剖视图。
具体实施方式
[0025]<相关技术>
[0026]图1是相关技术涉及的半导体装置的俯视图。另外，图2是图1的A1
‑
A2剖视图。在图2中，作为相关技术涉及的半导体装置示出IGBT(Insulated Gate Bipolar Transistor)。
[0027]如图2所示，相关技术涉及的半导体装置在N
‑
基板3的表面在有源区域1及末端区域2连续地设置有P层4。在P层4之上设置绝缘膜5，在绝缘膜5之上设置有电极6。
[0028]在N
‑
基板3的表面，在P层4的末端区域2侧设置有杂质浓度比P层4低的多个P
‑
层7。在P
‑
层7的末端区域2侧设置N
‑
层9，在N
‑
层9的末端区域2侧设置有N
++
层10。在N
‑
层9之上的一部分及N
++
层10之上的一部分连续地设置绝缘膜11，在绝缘膜11及N
++
层10之上设置有电极12。在电极6、绝缘膜5、P
‑
层7、N
‑
层9、绝缘膜11及电极12之上设置有半绝缘膜20。
[0029]通常，通过等离子体增强式的化学气相生长(PECVD：Plasma Enhanced Chemical Vapor Deposition)而形成半绝缘膜20是公知的。在PECVD处理中的等离子体腔室中，被加速的离子一边对N
‑
基板3的表面造成损伤一边形成化合物膜。此时，在受到损伤的N
‑
基板3的表面与化合物膜的界面积蓄界面电荷Qss。
[0030]在对半导体装置施加逆电压的情况(耐压模式)下，界面电荷Qss对半导体内部的耗尽造成影响，耗尽层变得容易延伸(在
‑
Qss的情况下)，或耗尽层变得难以延伸(在+Qss的情况下)。另外，由于PECVD处理中的波动，有时界面电荷Qss的值产生变化，半导体装置的耐压的稳定性恶化。如果耐压的稳定性恶化，则在高温高湿状态下容易受到外部电荷(模块内的可动离子)的影响，耐压降低。
[0031]另外，在PECVD处理中，在电极6、12的端部的台阶部处，由于在电极6、12的表面及侧面形成的半绝缘膜20的成膜速率的差异，在半绝缘膜20产生裂缝。如果产生了裂缝，则有时在高温高湿状态下湿气从裂缝侵入而腐蚀电极6、12。如果电极6、12被腐蚀，电极6、12的膜膨胀，则半绝缘膜20的裂缝进一步扩大，与N
‑
基板3的表面接触的半绝缘膜20被剥离。如果半绝缘膜20剥离，则在半绝缘膜20被剥离的部分，界面电荷Qss产生变化，或在N
‑
基板3的表面产生损伤，导致半导体装置的耐压降低。由此，半导体装置的耐湿也会恶化。
[0032]并且，就相关技术涉及的半导体装置而言，由于电极6、12作为场板进行动作，因此由于电位差而在电极6、12的端部产生电场集中。在高温高湿状态下，从裂缝侵入的水分子
由于高电场而极化，与电极材料发生反应，这导致电极6、12的腐蚀。如上所述，如果电极6、12被腐蚀，则由于半绝缘膜20被剥离而存在半导体装置的耐压降低的风险。
[0033]本专利技术就是为了解决上述相关技术涉及的半导体装置中的问题而提出的，下面进行详细的说明。
[0034本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其具有有源区域、将所述有源区域包围的末端区域，该半导体装置具有：第1导电型的基板；第2导电型的第1杂质层，其在所述基板的表面在所述有源区域及所述末端区域连续地设置；第1绝缘膜，其设置于所述第1杂质层之上；第1电极，其设置于所述第1绝缘膜之上；第2导电型的多个第2杂质层，它们在所述基板的表面设置于所述第1杂质层的所述末端区域侧，杂质浓度比所述第1杂质层低；第1导电型的第3杂质层，其在所述基板的表面设置于所述第2杂质层的所述末端区域侧；第1导电型的第4杂质层，它们在所述基板的表面设置于所述第3杂质层的所述末端区域侧，杂质浓度比所述第3杂质层高；第2绝缘膜，其连续地设置于所述第3杂质层之上的一部分及所述第4杂质层之上的一部分；第2电极，其连续地设置于所述第2绝缘膜之上的一部分及所述第4杂质层之上；高介电常数层，其至少设置于各所述第2杂质层之上；以及低介电常数层，其设置于所述高介电常数层之上，所述第2绝缘膜的所述有源区域侧的端部与各所述第2杂质层中的最靠所述末端区域侧的所述第2杂质层的所述末端区域侧的端部之间的间隔大于0μm且小于或等于10μm，所述第2绝缘膜的所述有源区域侧的端部与所述第2电极的所述有源区域侧的端部之间的间隔大于或等于50μm。2.根据权利要求1所述的半导体装置，其中，所述第1杂质层的所述末端区域侧的端部比所述第1电极的所述末端区域侧的端部更靠所述末端区域侧，所述第4杂质层的所述有源区域侧的端部比所述第2电极的所述有源区域侧的端部更靠所述有源区域侧。3.根据权利要求1或2所述的半导体装置，其中，所述第1电极的所述末端区域侧的端部处的表面与侧面之间的角度大于或等于95
°
，所述第2电极的所述有源区域侧的端部处的表面与侧面之间的角度大于或等于95
°
。4.根据权利要求1至3中任一项所述的半导体装置，其中，所述低介电常数层的膜厚大于或等于800nm。5.根据权利要求1至4中任一项所述的半导体装置，其中，所述高介电常数层的折射率为2.20～2.60，所述低介电常数层的折射率为2.00～2.30。6.一种半导体装置，其具有有源区域、将所述有源区域包...

【专利技术属性】
技术研发人员：月东绫则，增冈史仁，田中香次，附田正则，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：