一种集成PMOS自适应控制SOILIGBT制造技术

本发明专利技术属于功率半导体技术领域，具体涉及一种具有集成PMOS自适应控制SOI LIGBT功率器件。相对于传统短路阳极结构，本发明专利技术在阳极端一侧引入集成PMOS结构，其与主LIGBT之间设有介质隔离槽，集成PMOS结构栅极电位由漂移区上表面栅控金属电极控制，漏极与阳极N+通过浮空复合电极连接，源极与阳极电极连接。在正向导通初期，集成PMOS结构处于关断状态，器件直接进入双极模式，从而无snapback现象；在关断过程中，集成PMOS自适应开启，通过浮空复合电极对电子和空穴的复合，加速电子的抽取，减少器件的关断损耗；在正向阻断时，集成PMOS自适应开启，抑制了阳极PNP三极管的开启，使器件由双极击穿转换为单极击穿模式，从而提高了器件的耐压。耐压。耐压。

【技术实现步骤摘要】
一种集成PMOS自适应控制SOI LIGBT


[0001]本专利技术属于功率半导体
，涉及一种集成PMOS自适应控制SOI LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)。

技术介绍

[0002]传统的LIGBT在正向导通时电导调制的过程会有利于降低正向导通压降(On
‑
state voltage drop,V
on
)，但同时在器件关断过程中，大量的过剩载流子需要消除会产生较长的拖尾电流，大大增加了关断损耗(Turning off energy loss,E
off
)。
[0003]为了改善LIGBT器件导通压降与关断损耗的折中关系，通常的方法是引入阳极短路结构，这样在器件关断时引入了一条抽取电子的通路，加快了过剩载流子的消除，降低了关断损耗，但阳极短路结构导致器件在导通时载流子单极导电模式向双极导电模式转换所造成的电压折回snapback效应，降低了器件并联使用的可靠性。

技术实现思路

[0004]本专利技术的目的，就是针对上述一些问题，提出一种集成PMOS自适应控制SOI LIGBT。
[0005]本专利技术的技术方案是：一种集成PMOS自适应控制SOI LIGBT，包括沿器件垂直方向自下而上依次层叠设置的P衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层沿器件横向方向依次包括阴极结构、栅极结构、N型漂移区3、阳极结构与集成PMOS结构；
[0006]所述阴极结构位于顶部半导体层上层一端，包括P阱区4、P+体接触区5、N+阴极区6与导电材料81；所述P+体接触区5和N+阴极区6相互接触，并列位于P阱区4内上表面远离型N型漂移区3的一端，且N+阴极区6在靠近N型漂移区3的一侧，P+体接触区5在远离N型漂移区3的一侧，P+体接触区5和N+阴极区6上表面共同引出导电材料81为阴极电极；
[0007]所述主栅极结构由栅介质层71与栅电极82共同构成；
[0008]所述阳极结构包括N型缓冲层9、P+阳极区10和N+阳极区11；所述P+阳极区10和N+阳极区11并列位于N型缓冲层9内上表面，且P+阳极区10位于靠近N型漂移区3的一侧，N+阳极区11位于远离N型漂移区3的一侧，P+阳极区10上表面的的导电材料84引出为阳极电极；
[0009]其特征在于，所述集成PMOS结构与阳极结构之间设有介质隔离槽12，且介质隔离槽12从器件表面沿垂直方向向下贯穿N型漂移区3与埋氧层2接触；所述集成PMOS结构包括P+漏区13、P+源区14、N+体接触区15、平面栅结构、栅控金属电极83与浮空复合电极85；所述P+漏区13位于集成PMOS结构内上表面靠近阳极结构的一端，所述P+源区14与N+体接触区15相互接触，并列位于集成PMOS结构内上表面远离阳极结构的一端；所述平面栅结构包括平面栅氧化层72及其上表面的导电材料86，所述平面栅氧化层72位于P+漏区13与源区14之间N型漂移区3的上方，且两端分别与P+漏区13和P+源区14部分交叠；所述栅控金属电极83位于栅极结构和阳极结构之间的N型漂移区3上表面，且与导电材料86短接，所述浮空复合电极85位于介质隔离槽12上表面且与N+阳极区11和P+漏区13上表面接触，所述P+源区14与N+
体接触区15共同引出导电材料87且与阳极电极短接；
[0010]进一步的，所述LIGBT主栅结构为平面栅，所述平面栅由栅介质层71及位于其上表面的导电材料82构成，所述栅介质层71位于P阱区4上表面且两端分别与N型漂移区3和N+阴极区6部分交叠；
[0011]进一步的，所述LIGBT主栅结构为槽栅，所述槽栅由栅介质层71及填充在的凹槽中的导电材料82构成，所述槽栅远离漂移区的一侧的侧壁从上至下依次与N+阴极区6及P阱区4接触，且槽栅深度超过P阱区4深度。
[0012]本专利技术的有益效果为，相对于传统的阳极短路LIGBT结构，本专利技术在正向导通初期，PMOS自适应关断，器件无snapback现象；在关断过程中，集成PMOS自适应开启，加速电子的抽取，减少器件的关断损耗；在正向阻断时，集成PMOS自适应开启，抑制了阳极PNP三极管的开启，使器件由双极击穿转换为单极击穿模式，从而提高器件的耐压。
附图说明
[0013]图1为实施例1的结构示意图；
[0014]图2为实施例2的结构示意图；
具体实施方式
[0015]下面结合附图和实施例，详细描述本专利技术的技术方案：
[0016]实施例1
[0017]如图1所示，本例的结构为一种集成PMOS自适应控制SOI LIGBT，包括沿器件垂直方向自下而上依次层叠设置的P衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层沿器件横向方向依次包括阴极结构、栅极结构、N型漂移区3、阳极结构与集成PMOS结构；
[0018]所述阴极结构位于顶部半导体层上层一端，包括P阱区4、P+体接触区5、N+阴极区6与导电材料81；所述P+体接触区5和N+阴极区6相互接触，并列位于P阱区4内上表面远离型N型漂移区3的一端，且N+阴极区6在靠近N型漂移区3的一侧，P+体接触区5在远离N型漂移区3的一侧，P+体接触区5和N+阴极区6上表面共同引出导电材料81为阴极电极；
[0019]所述平面栅由栅介质层71及位于其上表面的栅电极82构成，所述栅介质层71位于P阱区4上表面且两端分别与N型漂移区3和N+阴极区6部分交叠；
[0020]所述阳极结构包括N型缓冲层9、P+阳极区10和N+阳极区11；所述P+阳极区10和N+阳极区11并列位于N型缓冲层9内上表面，且P+阳极区10位于靠近N型漂移区3的一侧，N+阳极区11位于远离N型漂移区3的一侧，P+阳极区10上表面的的导电材料84引出为阳极电极；
[0021]其特征在于，所述集成PMOS结构与阳极结构之间设有介质隔离槽12，且介质隔离槽12从器件表面沿垂直方向向下贯穿N型漂移区3与埋氧层2接触；所述集成PMOS结构包括P+漏区13、P+源区14、N+体接触区15、平面栅结构、栅控金属电极83与浮空复合电极85；所述P+漏区13位于集成PMOS结构内上表面靠近阳极结构的一端，所述P+源区14与N+体接触区15相互接触，并列位于集成PMOS结构内上表面远离阳极结构的一端；所述平面栅结构包括平面栅氧化层72及其上表面的导电材料86，所述平面栅氧化层72位于P+漏区13与源区14之间N型漂移区3的上方，且两端分别与P+漏区13和P+源区14部分交叠；所述栅控金属电极83位于栅极结构和阳极结构之间的N型漂移区3上表面，且与导电材料86短接，所述浮空复合电
极85位于介质隔离槽12上表面且与N+阳极区11和P+漏区13上表面接触，所述P+源区14与N+体接触区15共同引出导电材料87且与阳极电极短接。
[0022]本例的工作原理为：
[0023]新器件在正向导通随着阳极电压增大时，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成PMOS自适应控制SOI LIGBT，包括沿器件垂直方向自下而上依次层叠设置的P衬底(1)、埋氧层(2)和顶部半导体层；所述的顶部半导体层沿器件横向方向依次包括阴极结构、主栅极结构、N型漂移区(3)、阳极结构与集成PMOS结构；所述阴极结构位于顶部半导体层上层一端，包括P阱区(4)、P+体接触区(5)、N+阴极区(6)与导电材料(81)；所述P+体接触区(5)和N+阴极区(6)相互接触，并列位于P阱区(4)内上表面远离型N型漂移区(3)的一端，且N+阴极区(6)在靠近N型漂移区(3)的一侧，P+体接触区(5)在远离N型漂移区(3)的一侧，P+体接触区(5)和N+阴极区(6)上表面共同引出导电材料(81)为阴极电极；所述主栅极结构由栅介质层(71)与栅电极(82)共同构成；所述阳极结构包括N型缓冲层(9)、P+阳极区(10)和N+阳极区(11)；所述P+阳极区(10)和N+阳极区(11)并列位于N型缓冲层(9)内上表面，且P+阳极区(10)位于靠近N型漂移区(3)的一侧，N+阳极区(11)位于远离N型漂移区(3)的一侧，P+阳极区(10)上表面的导电材料(84)引出为阳极电极；其特征在于，所述集成PMOS结构与阳极结构之间设有介质隔离槽(12)，且介质隔离槽(12)从器件表面沿垂直方向向下贯穿N型漂移区(3)与埋氧层(2)接触；所述集成PMOS结构包括P+漏区(13)、P+源区(14)、N+体接触区(15)、平面栅结构、栅控金属电极(83)与...

【专利技术属性】
技术研发人员：罗小蓉，王俊楠，杨可萌，朱鹏臣，魏杰，戴恺纬，李杰，卢金龙，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：