多相耦合集成电感和DCDC变换器制造技术

本发明专利技术公开一种多相耦合集成电感和DCDC变换器，其中，多相耦合集成电感包括磁芯组件和2N个线圈；磁芯组件具有间隔设置的N个绕线柱，N为大于1的正整数；其中，每个绕线柱绕设有两个线圈，以用于形成多相耦合电感，其中，绕设在一个绕线柱上的两个线圈形成同一相的两个电感，不同绕线柱形成不同相的电感，共用同一个绕线柱的两个电感间相互正耦合，任两相电路的电感相互反耦合。本发明专利技术技术方案能够减小多相并联电路的电感占据空间，减少材料消耗，降低成本。低成本。低成本。

【技术实现步骤摘要】
多相耦合集成电感和DCDC变换器


[0001]本专利技术涉及变换器
，特别涉及一种多相耦合集成电感和DCDC变换器。

技术介绍

[0002]DCDC变换器是将某一电压等级的直流电源变换其他电压等级直流电源的装置。DCDC变换器中具有多相并联电路。在多相并联电路中，每一相电路都是一个全桥电路。
[0003]在全桥电路中，全桥电路的输入端存在共模噪声。共模噪声又称为非对称噪声或线路对地的噪声，在使用交流电源的电气设备的输入端(输电线和中线)都存在这种噪声，两者对地的相位保持同相。共模噪声的电流在正极电路和负极电路上以相同的方向流动并通过地线返回。为了抑制共模噪声，需要在正极线路上串联一个电感，同时在负极线路上串联一个参数完全一样的电感。
[0004]在多相并联电路中，每一相电路都是一个全桥电路，并且，为了抑制共模噪声，每一相电路都需要连接参数相同的两个电感。如图1所示的五相并联电路中，正极电路上的每相电路都有一个电感，负极电路上的每相电路都有一个电感。现有技术的多相并联电路，每一相电路分别连接两个独立的电感，整个多相并联电路需要多个独立电感，多个独立电感占据空间大，消耗材料多，成本高。

技术实现思路

[0005]本专利技术的主要目的是提供一种多相耦合集成电感和DCDC变换器，旨在减小多相并联电路的电感占据空间，减少材料消耗，降低成本。
[0006]为实现上述目的，本专利技术提出的一种多相耦合集成电感，所述多相耦合集成电感包括：
[0007]磁芯组件，所述磁芯组件具有间隔设置的N个绕线柱，N为大于1的正整数；和
[0008]2N个线圈；
[0009]其中，每个所述绕线柱绕设有两个所述线圈，以用于形成多相耦合电感，其中，绕设在一个所述绕线柱上的两个所述线圈形成同一相的两个电感，不同所述绕线柱形成不同相的电感，共用同一个所述绕线柱的两个所述电感间相互正耦合，任两相电路的所述电感相互反耦合。
[0010]可选地，同一所述绕线柱上的两个所述线圈采用双线并绕的方式绕制形成；
[0011]或，同一所述绕线柱上的两个所述线圈沿所述绕线柱的长度方向依次排列；
[0012]或，同一所述绕线柱上的两个所述线圈中的其中一个所述线圈绕设在另一个所述线圈的外侧。
[0013]可选地，N个所述绕线柱沿所述磁芯组件的长度方向间隔排布。
[0014]可选地，当所述N大于等于4时，N个所述绕线柱包括中心绕线柱和若干外围绕线柱，若干所述外围绕线柱围绕所述中心绕线柱的周向依次间隔设置；
[0015]或者，当所述N大于等于3时，N个所述绕线柱沿同一圆周依次间隔设置。
[0016]可选地，所述磁芯组件包括：
[0017]第一磁芯，所述第一磁芯设有2N个第一绕线柱段，相邻两所述第一绕线柱段间隔设置；和
[0018]第二磁芯，所述第二磁芯设有2N个第二绕线柱段，2N个所述第二绕线柱段与2N个所述第一绕线柱段一一对应设置；
[0019]其中，相互对应设置的一所述第一绕线柱段与一所述第二绕线柱段拼接形成一所述绕线柱，相互对应的所述第一绕线柱段与所述第二绕线柱段之间具有第一气隙，所述第一气隙用于调节同一所述绕线柱上的两所述电感的主磁通。
[0020]可选地，共用同一个所述绕线柱的两个所述电感用于分别串联在多相DCDC变换器的一相电路的正极线路和负极线路上，所述绕线柱横截面为圆形或者方形。
[0021]可选地，绕制所述线圈的导线包括：漆包线、膜包线、纸包线、三层绝缘线。
[0022]可选地，相邻两所述绕线柱之间设有一解耦柱，所述解耦柱用于调节相邻两所述绕线柱对应的两相耦合电感间的漏磁通。
[0023]可选地，所述解耦柱具有第二气隙，所述第二气隙用于调节漏磁通的大小。
[0024]本专利技术还提出一种DCDC变换器，所述DCDC变换器具有多相并联电路，所述DCDC变换器包括多相耦合集成电感，所述多相耦合集成电感中共用同一个绕线柱的两个线圈分别串联在多相并联电路的一相电路的正极线路和负极线路上；
[0025]所述多相耦合集成电感包括：
[0026]磁芯组件，所述磁芯组件具有间隔设置的N个绕线柱，N为大于1的正整数；和
[0027]2N个线圈；
[0028]其中，每个所述绕线柱绕设有两个所述线圈，以用于形成所述多相耦合电感，其中，绕设在一个所述绕线柱上的两个所述线圈形成同一相的两个电感，不同所述绕线柱形成不同相的电感，共用同一个所述绕线柱的两个所述电感间相互正耦合，任两相电路的所述电感相互反耦合。
[0029]本专利技术技术磁芯组件具有间隔设置的N个绕线柱，N为大于1的正整数，通过每个绕线柱绕设有两个线圈，使得同一相的两个电感可以集成在一个绕线柱中，每个绕线柱中绕设的线圈对应一相的电感。共用同一个绕线柱的两个电感可以用于分别串联在多相并联电路的一相电路的正极线路和负极线路上，从而多相并联电路的每一相电路都有两个电感用来抑制共模噪声。相比较于在多相并联电路的每一相电路设置两个独立电感，本专利技术能够将多相并联电路上用于抑制共模噪声的所有电感集成为一个多相耦合集成电感，从而有效减小了多相并联电路的电感占据的空间，减小了电感的总体积，可以减小材料消耗，降低成本，进而可以优化整机空间，且可以提升功率密度。
[0030]并且，同一相电路上的两个电感相互正耦合，从而提升每相电路的稳态总感量，进而减小每相电路的电感的电流纹波，进而降低电流纹波对每相电路上连接的开关器件的损耗。任两相电路上的电感相互反耦合，可以减小多相电路每相电感的电流纹波，进而降低电流纹波对每相电路上连接的开关器件的损耗。
附图说明
[0031]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0032]图1为多相并联电路一实施例的电路图；
[0033]图2为图1多相并联电路的输出的总电流I0、各相输出电流I
L
与时间的关系图；
[0034]图3为本专利技术多相耦合集成电感一实施例的结构示意图；
[0035]图4为图3中多相耦合集成电感的爆炸图；
[0036]图5为本专利技术多相耦合集成电感另一实施例的结构示意图；
[0037]图6为图5中多相耦合集成电感的爆炸图；
[0038]图7为本专利技术多相耦合集成电感又一实施例的结构示意图；
[0039]图8为图6中多相耦合集成电感的爆炸图。
[0040]附图标号说明：
[0041]标号名称标号名称100多相耦合集成电感10磁芯组件101绕线柱1011中心绕线柱1013外围绕线柱103解耦柱103a第二气隙11第一磁芯111第一绕线柱段13第二磁芯131第二绕线柱段30线圈
...

【技术保护点】

【技术特征摘要】
1.一种多相耦合集成电感，其特征在于，所述多相耦合集成电感包括：磁芯组件，所述磁芯组件具有间隔设置的N个绕线柱，N为大于1的正整数；和2N个线圈；其中，每个所述绕线柱绕设有两个所述线圈，以用于形成多相耦合电感，其中，绕设在一个所述绕线柱上的两个所述线圈形成同一相的两个电感，不同所述绕线柱形成不同相的电感，共用同一个所述绕线柱的两个所述电感间相互正耦合，任两相电路的所述电感相互反耦合。2.如权利要求1所述的多相耦合集成电感，其特征在于，同一所述绕线柱上的两个所述线圈采用双线并绕的方式绕制形成；或，同一所述绕线柱上的两个所述线圈沿所述绕线柱的长度方向依次排列；或，同一所述绕线柱上的两个所述线圈中的其中一个所述线圈绕设在另一个所述线圈的外侧。3.如权利要求1所述的多相耦合集成电感，其特征在于，N个所述绕线柱沿所述磁芯组件的长度方向间隔排布。4.如权利要求1所述的多相耦合集成电感，其特征在于，当所述N大于等于4时，N个所述绕线柱包括中心绕线柱和若干外围绕线柱，若干所述外围绕线柱围绕所述中心绕线柱的周向依次间隔设置；或者，当所述N大于等于3时，N个所述绕线柱沿同一圆周依次间隔设置。5.如权利要求1所述的多相耦合集成电感，其特征在于，所述磁芯组件包括：第一磁芯，所述第一磁芯设有2N个第一绕线柱段，相邻两所述第一绕线柱段间隔...

【专利技术属性】
技术研发人员：朱恺俊，张明准，左德祥，
申请(专利权)人：苏州汇川控制技术有限公司，
类型：发明
国别省市：