没有并行系统总线的计算机系统技术方案

本发明专利技术在实质上是一种新型的计算机体系结构，该结构没有传统的并行系统总线。计算机利用串行总线控制器（ＳＢＣ）和串行通信线，方便被选用的系统组件和任何外围设备之间的通信。组件本身可以在他们自己的封装内，事先设计好并将包含足以代表自身特点的ＢＩＯＳ型信息和传送任何与他们自己通信所必要的协议。在每个系统导入程序，不同的系统组件如ＣＰＵ、存储器模块、固定磁盘等，可以添加和断开，即使在通电状态下，各种为外围设备也可以添加和断开。这种结构没有系统配置组合的限制，只有到串行总线控制器的连接器的数量的限制。单独的组件通过高速的串行数据传输线互连，因而不存在并行总线所固有的距离限制问题。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到没有并行总线的计算机系统，更进一步说，本专利技术涉及到利用串行总线控制器的系统。本专利申请是在美国专利和商标局1999年4月19日提交的美国专利序列号09/294,668的部分继续申请。
技术介绍
串行通信的新进展提高了新标准串行接口如IEEE1394速度，使之接近，不久并超过了传统的并行PCI总线速度。传统总线的局限对计算机系统结构的设计制约必须排除，以及新系统设计必须保持同步。在专利申请09/294,668中，模块式设计和计算机组件的装配技术进步的公开，在一定程度上满足了新计算机系统的需要。这些计算机体系结构的新方案是必要的，因为在设计方案保持相对稳定的基础上，工程和制造技术的进步已经大大提高了计算机的性能。所有的现代计算机都是基于冯·诺伊曼式(Von Neumann)体系结构。冯·诺伊曼式模型包含5个主要的系统组件(1)输入单元，(2)输出单元，(3)算术逻辑单元(ALU)，(4)存储器和(5)控制单元。系统总线或并行总线体系结构是由中央处理器单元(CPU)组成的冯·诺伊曼式模型的改进，CPU包括算术逻辑单元(ALU)及控制、存储器、和输入/输出单元。组件之间的通信由被称作系统总线的共享的并行通道完成，系统总线由数据总线、地址总线和控制总线构成。还有电源总线，以及在一些体系结构中甚至还有单独的I/O总线。在这种方案中，并行总线是用来完成系统层组件如存储器、微处理器、硬盘和I/O之间的电气互联。被称作总线，是由于它能达到计算机内的所有目的地。总线包括一系列并行的，连接计算机组件的导体(导线)。总线宽度或并行的导体数，决定了数据传输的速度。越宽的总线同时允许越多位的数据通过。大多数现代个人计算机的外部总线和内部总线都使用32位总线。但是，不是所有的线都传输数据。一定数量的线如8条或16条传输数据，而其余的就同时传输控制和地址信号。直到最近，这已经是组件之间来回传送指令最有效最快捷的装置。但是，由于电子，即电气信号不可能在所有导体中以完全相同的速度传播，已经是熟知的信号时滞现象。在总线时钟的每个时钟周期内，总线上的数据被锁存或被捕获，生成32位字或指令。所以必须是所有的数据同时到达从而数据可以被锁存并传送到适当的逻辑元件，如果避免了位错误。因为同步性问题，信号时滞限制了总线的长度。由于总线的这一特点，很达程度上限制了组件如存储器、CPU、硬盘的位置和相互之间的相对距离。这些限制是并行总线体系结构所固有的。唯一的补救方法就是降低总线速度以便和期望的总线长度匹配，因而最终降低了性能。并行总线所带来的另一个限制包括CPU的散热问题。因为所有系统层组件相互都必须邻近，并且通常在同一个封装内，CPU的热可能降低其它组件的性能。该问题在可移动的或者可佩带的计算机环境中更为严重，由于几乎没有空间安装有效的冷却装置，组建之间的距离甚至比台式计算机的还要近。最近，试图延长并行总线来解决上述问题。其中的一个实例是Via公司美国专利5,285,398和5,798,907提出的伸缩总线设计方案，该方案试图利用外部带状伸缩电缆来延长并行总线。然而，这仅仅是现有总线的延长，严重地限制了其能力，对同一信号时滞现象还是很脆弱的。这样又不得不降低CPU速度，每隔6-12个月CPU的速度就提高一倍以上，所以这种降低CPU速度通常是不希望的。另外，其宽度，考虑到实际的引线，外部带状伸缩电缆不是有效的方案，以体系结构，也就是处理器、存储器模型、外部装置等，以及物理的环境约束的观点来看，这也是不方便使用的。专利技术概述本专利技术的一个目标是提供一种计算机体系结构，克服上述的计算机体系结构中现有技术中的主要体系结构的限制。本专利技术还有一个目标是提供一种独特的计算机体系结构。本专利技术的另一个目标是提供一种计算机体系结构，不受现有技术的计算机体系结构的物理设计方案的限制。本专利技术还有一个目标是提供一种计算机体系结构，比现有结构更灵活。本专利技术还有一个目标是提供一种计算机体系结构，其特点在于主要系统总线没有并行系统总线。本专利技术的另一个目标是提供一种计算机体系结构，利用串行总线控制器代替并行总线。本专利技术还有另一个目标是提供一种计算机体系结构，升级和提高更便宜更容易。本专利技术还有一个目标是提供一种计算机体系结构，更不容易因为内部热量而导致故障。本专利技术的另一个目标是提供一种计算机体系结构，结合了计算机程序设计中面向对象的基本原理。本专利技术还有另一个目标是提供一种计算机体系结构，在速度和通用性方面超过了现有技术计算机体系结构。这里所公开的本专利技术的这些目标和其它目标，通常是，通过使用串行总线控制器(SBC)代替传统的并行计算机总线的无总线或者串行总线PC体系结构来实现的。附图简述附图说明图1A示出了冯·诺伊曼式模型的流程图。图1B示出了冯·诺伊曼式模型中系统总线的流程图。图2示出了传统的计算机中的指令管道的流程图。图3示出了典型的X86芯片的高级图。图4A示出了图3所示的芯片应用现有技术的主存储器(RAM)与系统总线之间通信。图4B示出了本专利技术的体系结构的一个示例性实施方案。图5示出了本专利技术实施方案中处理器芯片组的示例性改进。图6示出了本专利技术的星形网络系统体系结构实施方案。图7示出了本专利技术的改变的实施方案。图8示出了本专利技术的串行总线结构的实施方案。图9示出了本专利技术的串行总线结构的改变的实施方案。图10示出了本专利技术的串行总线PC的可穿戴的实施方案。附图详述图1A示出了基本的冯·诺伊曼的5个组件模型，包括存储器单元4、输入单元1和输出单元2、算术逻辑单元(ALU)3、以及控制单元5。这是现代个人计算机(PC)体系结构的基本组成。图1B图示了冯·诺伊曼式模型的明确表达，也就是系统总线模型。该模型包括CPU6(ALU与控制相结合)，存储器7，输入/输出(I/O)单元8。组件之间的通信是由系统总线并行的同步地处理的，总线包括数据总线、地址总线和控制总线。所以，总线时钟的每个周期，系统总线上的信号是数据、地址和控制总线上的每条线的逐位集合，也就是1或者0。图2示出了在一个标准PC中的指令管道。指令从堆栈中取出，解码，取出操作数然后执行指令并生成输出。以这样的方式继续循环直到所有的待定指令已经完全执行。图3示出了一块典型的新式的X86芯片9，诸如Intel公司或Advanced Micro Device Inc生产的芯片9的内部是CPU自身连同第一级指令高速缓存11和数据高速缓存12。第二级高速缓存13一般与芯片分离，也就是说不在同一个包装或者封装内。图4A图示了与主存储器(RAM)14相连接的同一块芯片9，存储器(RAM)14通过系统总线通信。现有技术的系统总线的速度为66-200MHz。图3和图4A代表了现有技术。与之相对，图4B图示了本专利技术的体系结构，处理器芯片9和主存储器14通过串行总线控制器(SBC)15通信。通信的速度上限由串行数据传输的极限所规定。目前，对IEEE1394该速度为800Mbps或者对光纤通道是2.12和4.25Gbps。但是，这一数字每年要增加近一倍。图5，示出了CPU的芯片组的可能的改进。在处理器封装16内，包括处理器9本身、第二级高速缓存器13和至少最初并行到串行的转换器17，转换器17直接连接到封装16的输入/输出18，然后封装本文档来自技高网...

【技术保护点】
一种计算机系统，包括一个ＣＰＵ和至少一些传统计算机组件，所述的每个组件与串行总线控制器电气连接，串行总线控制器具有用作所述的组件和任何外围设备之间的判优器的装置，以及ＣＰＵ具有与串行总线控制器通信的装置，该系统没有任何并行的计算机总线。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：H萨拉姆，
申请(专利权)人：齐伯瑙特有限公司，
类型：发明
国别省市：US[美国]