一种钳位电路及静电放电防护电路模块制造技术

本申请公开了一种钳位电路及静电放电防护电路模块，该电路包括：侦测模组、抗误触发模组、电压上拉模组和第一晶体管；第一晶体管的第一端接地，第一晶体管的第二端连接目标电源，第一晶体管的栅极连接上拉模组的输出端；侦测模组用于在目标电源的电压产生静电脉冲时，升高侦测模组的第二端的电压；抗误触发模组，用于当侦测模组的第二端的电压大于电压阈值时，触发电压上拉模组；电压上拉模组，用于在被抗误触发模组触发时，提高第一晶体管的栅极电压至目标电源的电压，以使第一晶体管导通。通过触发电压上拉模组提高第一晶体管的栅极电压，使得第一晶体管可以采用体积较小的晶体管，进而使得钳位电路的体积较小，成本较低。成本较低。成本较低。

【技术实现步骤摘要】
一种钳位电路及静电放电防护电路模块


[0001]本申请涉及电路领域，尤其涉及一种钳位电路及静电放电防护电路模块。

技术介绍

[0002]钳位电路通常用于避免静电放电现象(Electro Static discharge，ESD)对电路的损害。电路上的静电放电现象是指目标电源产生瞬间的高压静电脉冲。目标电源产生的静电脉冲流经与目标电源连接的功能电路时，将损害功能电路上的元件，从而使得功能电路无法正常工作。钳位电路可以在目标电源产生静电发电现象时，抑制目标电源上的高压静电脉冲，使得目标电源的电压保持在钳位电压以下，从而保护功能电路。
[0003]目前的钳位电路为了达到更好的抑制效果，降低钳位电压的电压值，需要保证钳位电路中释放高压静电脉冲的晶体管的导通能力较高。因此通常需要采用尺寸较大的晶体管来释放高压静电脉冲，从而导致钳位电路的体积较大，成本较高。

技术实现思路

[0004]为了解决上述技术问题，本申请提供了一种钳位电路，用于降低钳位电路的体积和钳位电路的成本。
[0005]为了实现上述目的，本申请实施例提供的技术方案如下：
[0006]本申请实施例提供了一种钳位电路，包括：侦测模组、抗误触发模组、电压上拉模组和第一晶体管；第一晶体管的第一端接地，第一晶体管的第二端连接目标电源，第一晶体管的栅极连接上拉模组的输出端；侦测模组的第一端连接目标电源，侦测模组的第二端连接抗误触发模组的输入端；侦测模组用于在目标电源的电压产生静电脉冲时，升高侦测模组的第二端的电压；抗误触发模组，用于当侦测模组的第二端的电压大于电压阈值时，触发电压上拉模组；电压上拉模组，用于在被抗误触发模组触发时，提高第一晶体管的栅极电压至目标电源的电压，以使第一晶体管导通。
[0007]作为一种可能的实施方式，电压上拉模组包括：第二晶体管、第三晶体管和第一电阻；第二晶体管的栅极连接抗误触发模组的输出端，第二晶体管的源极接地，第二晶体管的漏极通过第一电阻连接目标电源；第三晶体管的栅极连接第二晶体管的漏极，第三晶体管的源极连接目标电源，第三晶体管的漏极连接第一晶体管的栅极。
[0008]作为一种可能的实施方式，抗误触发模组包括：第四晶体管M4；第四晶体管M4的栅极连接电容的第二端，第四晶体管M4的漏极连接目标电源，第四晶体管M4的源极连接第二晶体管的栅极。
[0009]作为一种可能的实施方式，抗误触发模组还包括：第五晶体管；第四晶体管M4的源极连接第五晶体管的栅极；第五晶体管的漏极连接目标电源，第五晶体管的源极连接第二晶体管的栅极。
[0010]作为一种可能的实施方式，侦测模组包括电容和第二电阻；电容的第一端连接目标电源，第二电阻的第一端连接电容的第二端，第二电阻的第二端接地。
[0011]作为一种可能的实施方式，侦测模组包括二极管和第二电阻；二极管的阴极连接目标电源，第二电阻的第一端连接二极管的阳极，第二电阻的第二端接地。
[0012]作为一种可能的实施方式，电压上拉模组还包括第三电阻；第三电阻的第一端连接第三晶体管的漏极；第三电阻的第二端接地。
[0013]作为一种可能的实施方式，抗误触发模组还包括：第四电阻；第四电阻的第一端连接第四晶体管M4的源极，第四电阻的第二端接地。
[0014]作为一种可能的实施方式，抗误触发模组还包括：第五电阻；第五电阻的第一端连接第五晶体管的源极，第五电阻的第二端接地。
[0015]本申请实施例还提供了一种静电放电防护电路模块，静电放电防护电路模块包括上述的钳位电路。
[0016]通过上述技术方案可知，本申请具有以下有益效果：
[0017]本申请实施例提供了一种钳位电路，包括：侦测模组、抗误触发模组、电压上拉模组和第一晶体管；第一晶体管的第一端接地，第一晶体管的第二端连接目标电源，第一晶体管的栅极连接上拉模组的输出端；侦测模组的第一端连接目标电源，侦测模组的第二端连接抗误触发模组的输入端；侦测模组用于在目标电源的电压产生静电脉冲时，升高侦测模组的第二端的电压；抗误触发模组，用于当侦测模组的第二端的电压大于电压阈值时，触发电压上拉模组；电压上拉模组，用于在被抗误触发模组触发时，提高第一晶体管的栅极电压至目标电源的电压，以使第一晶体管导通。
[0018]由此可知，本申请实施例提供的钳位电路，一方面通过抗误触发模组可以避免低于电压阈值的目标电源的电压波动、目标电源的毛刺和波纹触发第一晶体管，使得目标电源的电压过低影响功能电路的正常工作；另一方面通过触发电压上拉模组提高第一晶体管的栅极电压，可以增加第一晶体管的导通能力，从而使得第一晶体管可以采用体积较小的晶体管，进而使得钳位电路的体积较小，成本较低。
附图说明
[0019]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为本申请实施例提供的一种抗误触发电源钳位电路的电路图；
[0021]图2为本申请实施例提供的一种钳位电路的示意图；
[0022]图3为本申请实施例提供的一种钳位电路的示意图；
[0023]图4为本申请实施例提供的另一种钳位电路的示意图；
[0024]图5为本申请实施例提供的一种钳位电路的示意图。
具体实施方式
[0025]为了帮助更好地理解本申请实施例提供的方案，在介绍本申请实施例提供的方法之前，先介绍本申请实施例方案的应用的场景。
[0026]集成电路的工艺厂生产制备阶段、运输阶段、系统集成阶段以及用户的使用的过
程中，都有可能在其管脚上发生静电放电现象。静电放电现象可能会产生瞬间的高压静电脉冲，此类脉冲将会流经芯片的内部电路，使得芯片的内部电路损坏，无法正常的工作。近几年，随着微电子器件的集成程度变高，工艺的线宽变窄，其对静电放电事件的自身抵抗力也越来越差。随着近几年集成电路产业突飞猛进的发展，ESD事件对体积越来越小、制程越来越先进的芯片带来了越来越大的威胁，无论是出于安全目的还是经济效益，对ESD防护的研究与升级都是十分必要和迫在眉睫的事情。
[0027]对于芯片级ESD防护来说，静电放电测试有不同的模式，相应的有不同的ESD防护器件或电路。电源钳位电路主要针对的是电源对地模式下的静电放电防护电路，在电源与地端口遇到ESD冲击时，为芯片提供快速低阻的ESD放电通路，将电源电压钳位在低于内部电路损坏电压的范围内，有效保护内部电路不受冲击。电源钳位电路中有侦测电路，可以靠脉冲上升的速度和大小区分ESD脉冲与正常工作脉冲，用来控制电源钳位电路的开启与否。常规供电端口为直流电压源，电压波动较小，电源钳位电路处于关闭状态，但是有些芯片的高压电压源为芯片内部电路由低压产生的，存在不稳定、毛刺与纹波较大的情况，容易使得电源钳位电路产生误触发的情况，影响电路正本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种钳位电路，其特征在于，包括：侦测模组、抗误触发模组、电压上拉模组和第一晶体管；所述第一晶体管的第一端接地，所述第一晶体管的第二端连接目标电源，所述第一晶体管的栅极连接所述上拉模组的输出端；所述侦测模组的第一端连接所述目标电源，所述侦测模组的第二端连接所述抗误触发模组的输入端；所述侦测模组用于在目标电源的电压产生静电脉冲时，升高所述侦测模组的第二端的电压；所述抗误触发模组，用于当所述侦测模组的第二端的电压大于电压阈值时，触发所述电压上拉模组；所述电压上拉模组，用于在被所述抗误触发模组触发时，提高所述第一晶体管的栅极电压至所述目标电源的电压，以使所述第一晶体管导通。2.根据权利要求1所述的电路，其特征在于，所述电压上拉模组包括：第二晶体管、第三晶体管和第一电阻；所述第二晶体管的栅极连接所述抗误触发模组的输出端，所述第二晶体管的源极接地，所述第二晶体管的漏极通过所述第一电阻连接所述目标电源；所述第三晶体管的栅极连接所述第二晶体管的漏极，所述第三晶体管的源极连接所述目标电源，所述第三晶体管的漏极连接所述第一晶体管的栅极。3.根据权利要求2所述的电路，其特征在于，所述抗误触发模组包括：第四晶体管M4；所述第四晶体管M4的栅极连接电容的第二端，所述第四晶体管M4的漏极连接所述目标电源，所述第四晶体管M4的源极连接所述第二晶体管的栅极。4....

【专利技术属性】
技术研发人员：夹丹丹，程剑涛，李婕妤，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：新型
国别省市：