本申请公开一种进入测试模式的电路和方法、芯片、测试装置、电子设备，具体涉及电路测试技术领域，所述进入测试模式的电路包括：锁存单元，用于接收启动信号，获取使能信号，锁存所述使能信号，得到锁存信号；信号处理单元，与所述锁存单元连接，用于接收所述锁存信号，进入测试模式，以在所述测试模式获取待测芯片的测试项，所述测试项用于限定所述待测芯片的测试内容。其中锁存单元可以接收启动信号，获取使能信号，锁存使能信号，得到锁存信号，将锁存信号发送至信号处理单元，信号处理单元接收锁存信号，进入测试模式，以在测试模式获取待测芯片的测试项，根据测试项测试待测芯片，能够简化进入芯片测试模式的过程。简化进入芯片测试模式的过程。简化进入芯片测试模式的过程。
【技术实现步骤摘要】
进入测试模式的电路和方法、芯片、测试装置、电子设备
[0001]本申请涉及电路测试
，具体涉及一种进入测试模式的电路和方法、芯片、测试装置、电子设备。
技术介绍
[0002]在芯片设计过程中，芯片测试是至关重要的一步，并且芯片的测试成本也是芯片成本的一个重要组成部分。理想状态下的芯片测试应该是在不消耗过多芯片成本的基础上，尽可能多的覆盖/执行芯片测试项，以及在满足芯片测试覆盖率的同时，还能满足测试人员能够简单便捷的完成芯片测试工作。
[0003]而在现有芯片测试过程中，由于进入芯片测试模式的启动较为复杂(例如：需要设置专用的测试信号解析模块对芯片测试信号进行解析)，往往导致测试人员无法轻易进入测试模式进而影响芯片正常功能。并且在大多芯片电路中，还需要通过预留部分测试专用的管脚来进入芯片测试模式。而此类测试方法往往会增加芯片面积，浪费额外的I/O管脚资源，并且进入芯片测试模式的启动也比较复杂。
技术实现思路
[0004]有鉴于此，本申请实施例提供一种进入测试模式的电路和方法、芯片、测试装置、电子设备，用以改善现有芯片测试模式启动复杂的问题。
[0005]第一方面，本申请提供的一种进入测试模式的电路，包括：
[0006]锁存单元，用于接收启动信号，获取使能信号，锁存所述使能信号，得到锁存信号；
[0007]信号处理单元，与所述锁存单元连接，用于接收所述锁存信号，进入测试模式，以在所述测试模式获取待测芯片的测试项，所述测试项用于限定所述待测芯片的测试内容。
[0008]可选地，所述启动信号通过预设的复用端口接收。
[0009]可选的，所述启动信号包括由至少2个复用端口输入的预设信号。
[0010]可选的，所述锁存单元包括：开关子单元，用于在导通时传输所述启动信号；信号组合子单元，与所述开关子单元连接，用于获取所述启动信号，根据所述启动信号进行预设组合，输出使能信号；所述信号锁存子单元，与所述信号组合子单元连接，用于获取所述使能信号，对所述使能信号进行锁存，输出所述锁存信号。
[0011]可选的，所述锁存单元还包括：信号整形子单元，与所述信号锁存子单元、所述开关子单元、所述信号组合子单元连接，用于对所述锁存信号进行整形，输出整形后的锁存信号和用于对所述启动信号进行整形，为所述信号组合子单元提供整形后的启动信号。
[0012]可选的，所述开关子单元，包括：第一开关管和第二开关管，所述第一开关管的第一端和所述第二开关管的第一端均与信号输入端连接，所述第一开关管的第二端和所述第二开关管的第二端均接地，所述第一开关管的第三端和所述第二管的第三端均与所述信号组合子单元及电源连接。
[0013]可选的，所述信号组合子单元包括：逻辑组合电路，分别与所述开关子单元、所述
信号锁存子单元连接，用于获取所述启动信号，根据预设逻辑对所述启动信号进行组合，输出所述使能信号。
[0014]可选的，当所述启动信号为2个复用端口输入的预设信号时，所述逻辑组合电路，包括第一延时器、第一反相器、第一与非门、第二反相器、第二与非门、第三反相器、第三与非门、第四与非门、第二延时器及第四反相器；所述第一延时器的第一端与第一反相器的第一端连接，所述第一反相器的第二端用于接收预设使能信号；所述第一延时器的第二端与所述第一与非门的第一端连接，所述第一与非门的第二端和所述第一与非门的第三端分别用于接收所述预设信号；所述第一延时器的第三端与所述第二反相器的第一端连接，所述第二反相器的第二端分别与所述第二与非门的第一端、第三与非门的第一端连接，所述第二与非门的第二端与所述第三反相器的第一端连接，所述第三反相器的第二端用于输出所述使能信号；所述第三与非门的第二端和所述第三与非门的第三端分别与所述信号锁存子单元连接，其中，所述第三与非门的第二端用于接收预设指示信号；所述第二延时器的第一端与所述第四与非门的第一端连接，所述第四与非门的第二端和所述第四与非门的第三端分别用于接收所述预设信号；所述第二延时器的第二端与所述第四反相器的第一端连接，所述第四反相器的第二端用于输出所述使能信号。
[0015]可选的，所述的进入测试模式的电路还包括：指示单元，与所述信号处理单元连接，用于根据所述启动信号指示当前处于测试模式。
[0016]可选的，所述的进入测试模式的电路还包括：数据传输单元，与所述信号处理单元连接，用于传输所述启动信号和所述测试项的控制信号。
[0017]可选的，所述数据传输单元包括：数据输入子单元，与所述信号处理单元连接，用于接收所述测试项的指示信号，输出所述测试项的控制信号。
[0018]可选的，所述数据传输单元包括：数据输出子单元，与所述待测芯片连接，用于接收所述待测芯片的测试结果，输出所述测试结果。
[0019]可选的，所述的进入测试模式的电路还包括：启动信号输入端口，分别与所述锁存单元、所述数据输入子单元、和所述数据输出子单元连接，用于传输所述启动信号、所述测试项的指示信号和测试结果。
[0020]第二方面，本申请提供的一种进入测试模式的方法，包括：
[0021]根据启动信号获取使能信号，锁存所述使能信号，得到锁存信号；
[0022]根据锁存信号进入测试模式的电路，以在所述测试模式获取待测芯片的测试项，所述测试项用于限定所述待测芯片的测试内容。
[0023]第三方面，本申请提供的一种芯片，包括上述任一种进入测试模式的电路，所述进入测试模式的电路用于执行如上所述的进入测试模式的方法。
[0024]第四方面，本申请提供的一种测试装置，包括壳体，所述壳体内设置有上述任一种进入测试模式的电路或者上述任一种芯片，所述进入测试模式的电路用于执行如上所述的进入测试模式的方法。
[0025]第五方面，本申请提供的一种电子设备，包括上述任一种进入测试模式的电路、上述任一种芯片或上述任一种测试装置，所述进入测试模式的电路用于执行如上所述的进入测试模式的方法。
[0026]从上述的技术方案可知，本专利技术公开的一种进入测试模式的电路,其中锁存单元
可以接收启动信号，获取使能信号，锁存使能信号，得到锁存信号，将锁存信号发送至信号处理单元，信号处理单元用于接收锁存信号，进入测试模式，以在测试模式获取待测芯片的测试项，根据测试项测试待测芯片，能够简化进入芯片测试模式的过程，提高测试效率。
附图说明
[0027]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为本专利技术实施例提供的进入测试模式的电路的结构示意图。
[0029]图2为本专利技术实施例提供的进入测试模式的电路中锁存单元的结构示意图。
[0030]图3为本专利技术实施例提供的进入测试模式的电路的结构示意图。
[0031]本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种进入测试模式的电路，其特征在于，包括：锁存单元，用于接收启动信号，获取使能信号，锁存所述使能信号，得到锁存信号；信号处理单元，与所述锁存单元连接，用于接收所述锁存信号，进入测试模式，以在所述测试模式获取待测芯片的测试项，所述测试项用于限定所述待测芯片的测试内容。2.根据权利要求1所述的进入测试模式的电路，其特征在于，所述启动信号通过预设的复用端口接收。3.根据权利要求2所述的进入测试模式的电路，其特征在于，所述启动信号包括由至少2个复用端口输入的预设信号。4.根据权利要求1至3任一项所述的进入测试模式的电路，其特征在于，所述锁存单元包括：开关子单元，用于在导通时传输所述启动信号；信号组合子单元，与所述开关子单元连接，用于获取所述启动信号，根据所述启动信号进行预设组合，输出使能信号；所述信号锁存子单元，与所述信号组合子单元连接，用于获取所述使能信号，对所述使能信号进行锁存，输出所述锁存信号。5.根据权利要求4所述的进入测试模式的电路，其特征在于，所述锁存单元还包括：信号整形子单元，与所述信号锁存子单元、所述开关子单元、所述信号组合子单元连接，用于对所述锁存信号进行整形，输出整形后的锁存信号和用于对所述启动信号进行整形，为所述信号组合子单元提供整形后的启动信号。6.根据权利要求4所述的进入测试模式的电路，其特征在于，所述开关子单元，包括：第一开关管和第二开关管，所述第一开关管的第一端和所述第二开关管的第一端均与信号输入端连接，所述第一开关管的第二端和所述第二开关管的第二端均接地，所述第一开关管的第三端和所述第二管的第三端均与所述信号组合子单元及电源连接。7.根据权利要求4所述的进入测试模式的电路，其特征在于，所述信号组合子单元包括：逻辑组合电路，分别与所述开关子单元、所述信号锁存子单元连接，用于获取所述启动信号，根据预设逻辑对所述启动信号进行组合，输出所述使能信号。8.根据权利要求7所述的进入测试模式的电路，其特征在于，当所述启动信号为2个复用端口输入的预设信号时，所述逻辑组合电路，包括：第一延时器、第一反相器、第一与非门、第二反相器、第二与非门、第三反相器、第三与非门、第四与非门、第二延时器及第四反相器；所述第一延时器的第一端与第一反相器的第一端连接，所述第一反相器的第二端用于接收预设使能信号；所述第一延时器的第二端与所述第一与非门的第一端连接，所述第一与非门的第二端和所述第一与非门的第三端分别用于接收所述预设信号；所述第一延时器的第三端与所述第二反相器的第一端连接，所述第二反相器的第二端分别与所述第二与非门的第一端、第...
【专利技术属性】
技术研发人员：钱智明，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：
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