半导体结构及其制备方法技术

本申请提供了一种半导体结构及其制备方法。所述半导体结构包括衬底及位于所述衬底上的异质结结构。所述异质结结构包括沟道层及位于所述沟道层背离所述衬底一侧的势垒层；所述沟道层的材料为Al

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体
，尤其涉及一种半导体结构及其制备方法。

技术介绍

[0002]近年来化合物半导体材料发展迅速，越来越广泛地应用于很多领域。化合物半导体材料主要的优点是电子迁移率较高和禁带宽度较大，使得其在半导体领域具有广阔的应用前景。
[0003]传统的半导体结构例如肖特基二极管采用N型掺杂半导体材料，如N型掺杂的硅材料，通过N型掺杂半导体材料中自由电子的移动实现其导通。采用N型掺杂半导体材料制作的半导体器件的电流密度较低，开关速度较慢。

技术实现思路

[0004]本申请实施例提供了一种半导体结构及其制备方法。
[0005]本申请实施例的第一方面提供了一种半导体结构。所述半导体结构包括：
[0006]衬底；
[0007]位于所述衬底上的异质结结构，所述异质结结构包括沟道层及位于所述沟道层背离所述衬底一侧的势垒层；所述沟道层的材料为Al
x
Ga
(1
‑
x)
N，所述势垒层的材料为AlN。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底上的异质结结构，所述异质结结构包括沟道层及位于所述沟道层背离所述衬底一侧的势垒层；所述沟道层的材料为Al
x
Ga
(1
‑
x)
N，所述势垒层的材料为AlN。2.根据权利要求1所述的半导体结构，其特征在于，x的取值范围为0.1～0.9。3.根据权利要求1所述的半导体结构，其特征在于，所述沟道层的厚度范围为100nm～2000nm。4.根据权利要求1所述的半导体结构，其特征在于，所述势垒层的厚度范围为2nm～30nm。5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括阳极和阴极，所述阳极和所述阴极位于所述异质结结构的至少部分膜层背离所述衬底的一侧。6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括位于所述势垒层背离所述衬底一侧的帽层；所述帽层覆盖所述势垒层，所述阳极和所述阴极位于所述帽层背离所述衬底的表面；或者，所述势垒层的部分表面未被所述帽层覆盖，所述阳极与所述势垒层的表面直接接触，所述阴极位于所述帽层背离所述衬底的表面；或者，所述势垒层的部分表面未被所述帽层覆盖，所述势垒层未被所述帽层覆盖的区域设有第一通孔，所述阳极包括第一电极部和与所述第一电极部相连的第二电极部，所述第一电极部位于所述第一通孔内且与所述沟道层背离所述衬底的表面接触，所述第二电极部位于所述势垒层背离所述衬底的表面；所述阴极位于所述帽层背离所述衬底的表面；或者，所述帽层包括第一N型掺杂区和未掺杂区，所述阳极位于所述未掺杂区背离所述衬底的表面，所述阴极位于所述第一N型掺杂区背离所述衬底的表面。7.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括位于所述势垒层背离所述衬底一侧的帽层；所述阴极包括第三电极部和与所述第三电极部相连的第四电极部；所述阳极位于所述帽层背离所述衬底的表面；所述帽层设有第二通孔，所述第三电极部位于所述第二通孔内，且与所述势垒层背离所述衬底的表面接触，所述第四电极部位于所述帽层背离所述衬底的表面；或者，所述阳极位于所述帽层背离所述衬底的表面；所述半导体结构设有贯穿所述帽层及所述势垒层的第三通孔，所述第三电极部位于所述第三通孔内，且与所述沟道层背离所述衬底的表面接触，所述第四电极部位于所述帽层背离所述衬底的表面；或者，所述阳极位于所述帽层背离所述衬底的表面；所述半导体结构设有贯穿所述帽层及所述势垒层的第四通孔，所述沟道层包括第二N型掺杂区，所述第二N型掺杂区在所述衬底上的正投影覆盖所述第四通孔在所述衬底上的正投影；所述第三电极部位于所述第四通孔
内，且与所述第二N型掺杂区背离所述衬底的表面接触，所述第四电极部位于所述帽层背离所述衬底的表面。8.一种半导体结构的制备方法，其特征在于，所述制备方法包括：提供衬底；形成位于所述衬底上的沟道层及位于所述沟道层背离所述衬底一侧的势垒层，得到包括所述沟道层与所述势垒层的异质结结构；所述沟道层的材料为Al
x
Ga
(1
‑
x)
N，所述势垒层的材料为AlN。9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括：形成阳极和阴极，所述阳极和所述阴极位于所述异质结结构的至少部分膜层背离所述衬底的一侧。10.根据权利要求9所述的半...

【专利技术属性】
技术研发人员：樊永辉，朱雷，刘国梁，吴先民，
申请(专利权)人：深圳市汇芯通信技术有限公司，
类型：发明
国别省市：