一种集成异质结肖特基二极管及其制备方法技术

本发明专利技术公开了一种集成异质结肖特基二极管及其制备方法，该器件包括：N型衬底区；N型多缓冲层，在N型衬底区上方经多次外延形成；N型漂移区，在N型多缓冲层上方外延形成；电流扩展层，在N型漂移区上方外延形成；P型高浓度掺杂区，通过离子注入在电流扩展层顶部刻蚀的沟槽内；N型多晶硅，在P型高浓度掺杂区上方经化学气相沉积形成。本发明专利技术通过P型高浓度掺杂区和N型多晶硅形成的异质结代替传统的欧姆接触，在重离子在P型高浓度掺杂区上方入射时，可以大幅降低器件表面的晶格温度，提高器件抗单粒子烧毁的可靠性。烧毁的可靠性。烧毁的可靠性。

【技术实现步骤摘要】
一种集成异质结肖特基二极管及其制备方法


[0001]本专利技术涉及功率半导体器件
，尤其涉及一种集成异质结肖特基二极管及其制备方法。

技术介绍

[0002]碳化硅具有出色的电学和热学性能，如宽禁带、高临界击穿电场、高热导率等，是一种很有前途的功率半导体器件材料，被广泛应用于航天航空器件。但是，研究表明碳化硅肖特基二极管易受空间自然辐射环境的影响而发生单粒子烧毁效应(Single Event Burnout,SEB)。迄今为止，碳化硅肖特基二极管中的SEB效应和由SEB引起的器件失效机制已通过实验和仿真进行了广泛研究。当器件处于反向偏压状态时，高能离子入射后产生大量电子空穴对，降低了局部电阻率，允许瞬时大电流通过，产生焦耳热。同时，离子入射后在肖特基界面产生高电场，改变了漂移区的电场分布。强电场和高传导电流密度的结合导致功率耗散，会将晶格温度提高到碳化硅或表面金属熔点以上，导致泄露电流退化或引发灾难性的SEB效应。
[0003]根据国内外研究可知，现有技术使用多缓冲层结构来调节外延层和衬底之间的电场分布，从而降低N
+
/N
‑
结的温度，提高器件抗SEB的能力，但是高温和高电场仍然存在于肖特基结处，P
+
区和阳极金属附近也存在高温，具有多缓冲层结构的肖特基二极管仍然具有单粒子烧毁的风险。

技术实现思路

[0004]本专利技术提供一种集成异质结肖特基二极管及其制备方法，以解决现有技术中JBS二极管在高能粒子入射后，器件的肖特基接触界面最高温度大于金属熔化温度的现象，从而使器件泄漏电流增加，进而引发单粒子烧毁导致器件灾难性失效的问题。
[0005]为了实现上述目的，本专利技术的技术方案是：
[0006]一种集成异质结肖特基二极管，包括：
[0007]N型衬底区；
[0008]N型多缓冲层，所述N型多缓冲层在所述N型衬底区的上表面；
[0009]N型漂移区，所述N型漂移区在所述N型多缓冲层的上表面；
[0010]电流扩展层，所述电流扩展层在所述N型漂移区的上表面；
[0011]P型高浓度掺杂区，所述P型高浓度掺杂区在所述电流扩展层上表面沟槽的底部；
[0012]N型多晶硅，所述N型多晶硅分别在所述P型高浓度掺杂区的上表面，并与所述P型高浓度掺杂区形成异质结；
[0013]阳极，所述阳极在所述电流扩展层的上表面，并与所述N型多晶硅连接；
[0014]阴极，所述阴极在所述N型衬底区的下表面。
[0015]进一步地，所述N型漂移区的离子掺杂浓度为2
×
10
15
cm
‑3。
[0016]进一步地，所述电流扩展层的外延厚度为3.2μm，离子掺杂浓度为1
×
10
16
cm
‑3。
[0017]进一步地，所述P型高浓度掺杂区的深度为0.8μm，宽度为2μm，离子掺杂浓度为1
×
10
19
cm
‑3。
[0018]进一步地，所述N型多晶硅的深度为2μm，宽度为2μm，两侧N型多晶硅之间距离为2μm，离子掺杂浓度为5
×
10
18
cm
‑3。
[0019]进一步地，一种集成异质结肖特基二极管的制备方法，包括以下步骤：
[0020]S1、制备肖特基二极管器件所需的N型衬底区；
[0021]S2、在所述N型衬底区上表面经外延形成N型缓冲层，多次重复形成N型多缓冲层；
[0022]S3、在所述N型多缓冲层上表面经外延形成N型漂移区；
[0023]S4、在所述N型漂移区上表面经外延形成电流扩展层；
[0024]S5、利用刻槽技术在所述电流扩展层上方刻蚀沟槽；
[0025]S6、在所述沟槽底部通过离子注入形成P型高浓度掺杂区；
[0026]S7、在所述P型高浓度掺杂区的上表面利用化学气相沉淀工艺形成N型多晶硅；
[0027]S8、将所述电流扩展层和所述N型多晶硅的上表面金属化形成阳极，将所述N型衬底区的下表面金属化形成阴极
[0028]有益效果：本专利技术通过在P型高浓度掺杂区上表面沉积多晶硅形成异质结结构，在高能粒子入射后，可以大幅降低肖特基界面的电场强度、载流子碰撞率和瞬态电流密度，进而降低器件中碳化硅与金属之间的界面的晶格温度，避免二极管阳极金属熔化和泄漏电流退化导致器件灾难性失效的问题，从而大幅提高二极管的抗SEB能力，增加了器件工作时的可靠性。
附图说明
[0029]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为传统带缓冲层的JBS二极管器件的元胞结构示意图；
[0031]图2为本专利技术的抗单粒子烧毁的二极管器件的元胞结构示意图；
[0032]图3为本专利技术的制备方法中步骤S1至步骤S2对应的结构示意图；
[0033]图4为本专利技术的制备方法中步骤S3对应的结构示意图；
[0034]图5为本专利技术的制备方法中步骤S4对应的结构示意图；
[0035]图6为本专利技术的制备方法中步骤S5对应的结构示意图；
[0036]图7为本专利技术的制备方法中步骤S6对应的结构示意图；
[0037]图8为本专利技术的制备方法中步骤S7对应的结构示意图；
[0038]图9为本专利技术的制备方法中步骤S8对应的结构示意图；
[0039]图10为传统结构和本专利技术结构在粒子从N型区域入射时，不同反向偏置电压下的肖特基接触界面温度仿真图。
具体实施方式
[0040]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例
中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0041]本实施例提供了一种集成异质结肖特基二极管，包括：
[0042]N型衬底区100；
[0043]N型多缓冲层101，所述N型多缓冲层101在所述N型衬底区100的上表面；
[0044]N型漂移区102，所述N型漂移区102在所述N型多缓冲层102的上表面；
[0045]电流扩展层103，所述电流扩展层103在所述N型漂移区102的上表面；
[0046]P型高浓度掺杂区104，所述P型高浓度掺杂区104在所述电流扩展层103上表面沟槽的底部；
[0047]N型多晶硅105，所述N型多晶硅105分别在所述P型高浓度掺杂区104的上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成异质结肖特基二极管，其特征在于，包括：N型衬底区(100)；N型多缓冲层(101)，所述N型多缓冲层(101)在所述N型衬底区(100)的上表面；N型漂移区(102)，所述N型漂移区(102)在所述N型多缓冲层(102)的上表面；电流扩展层(103)，所述电流扩展层(103)在所述N型漂移区(102)的上表面；P型高浓度掺杂区(104)，所述P型高浓度掺杂区(104)在所述电流扩展层(103)上表面沟槽的底部；N型多晶硅(105)，所述N型多晶硅(105)分别在所述P型高浓度掺杂区(104)的上表面，并与所述P型高浓度掺杂区(104)形成异质结；阳极(200)，所述阳极(200)在所述电流扩展层(103)的上表面，并与所述N型多晶硅(105)连接；阴极(201)，所述阴极(201)在所述N型衬底区(100)的下表面。2.根据权利要求1所述的一种集成异质结肖特基二极管，其特征在于，所述N型漂移区(102)的离子掺杂浓度为2
×
10
15
cm
‑3。3.根据权利要求1所述的一种集成异质结肖特基二极管，其特征在于，所述电流扩展层(103)的外延厚度为3.2μm，离子掺杂浓度为1
×
10
16
cm
‑3。4.根据权利要求1所述的一种集成异质结肖特基二极管，其特征在...

【专利技术属性】
技术研发人员：王颖，陈嘉豪，曹菲，李兴冀，杨剑群，
申请(专利权)人：大连海事大学，
类型：发明
国别省市：