半导体装置制造方法及图纸

提供一种能够在谋求小型化及高密度化的同时提高对过电流的耐久性的半导体装置。本发明专利技术的半导体装置具有：多个PN结二极管，具备负温度特性而串联连接；肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接；以及芯片焊盘，共同载置所述多个PN结二极管中的至少一个与所述肖特基势垒二极管。的至少一个与所述肖特基势垒二极管。的至少一个与所述肖特基势垒二极管。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置


[0001]本专利技术涉及一种半导体装置，特别涉及一种能够提高对过电流的耐久性的半导体装置。

技术介绍

[0002]近年来，半导体装置被应用于所有领域的产品，与此相伴，通过使用多个半导体元件，能够实现对象产品的复杂功能。这种半导体装置大多都具备用于对从外部电源输入的功率进行转换以将规定的电流或电压供给到对象产品的开关功能。而且，通过在半导体元件内或电路内配备用于过电流对策的结构，能够保护对象产品免受过电流的影响。
[0003]例如在专利文献1的图15中，公开了一种将串联连接的三个PN结二极管与肖特基势垒二极管并联连接而成的半导体装置。通常，肖特基势垒二极管的正向电压大于PN结二极管的正向电压。因此，在肖特基势垒二极管与PN结二极管各一个被并联连接的情况下，在通常工作时，正向电流流过PN结二极管。但是，通过将串联连接的三个PN结二极管的总的正向电压设定得比一个肖特基势垒二极管的正向电压高，从而仅在产生浪涌电流等过电流的情况下才能通过PN结二极管导通，作为结果，保护了肖特基势垒二极管免受过电流的影响。
[0004]专利文献1：日本专利公开2012
‑
248736号公报
[0005]在肖特基势垒二极管或PN结二极管都具备正温度特性的情况下，伴随着变为高温，各二极管的正向电流变得难以流动。在专利文献1的情况下，如专利文献1的图1及图18所示，通过将PN结二极管和肖特基势垒二极管载置在不同的芯片焊盘上，能够防止相互的热干扰，抑制PN结二极管受到肖特基势垒二极管的发热影响而被加热。通过维持PN结二极管的正向电流的特性，从而能够保持使规定值以上的过电流导通的功能。
[0006]但是，针对半导体装置的小型化及高密度化的需要，并不优选在有限的安装面上制作多个热独立的芯片焊盘。这在所搭载的半导体元件的个数较多的功率半导体中成为特别显著的问题。另外，特别是在氧化镓等功率半导体中，即使在使用如专利文献1中所记载的结构的情况下，过电流对策也不能尽如人意，进而还存在无法充分确保安装时的散热性等问题。

技术实现思路

[0007]因此，本专利技术的目的在于提供一种能够在谋求小型化及高密度化的同时提高对过电流的耐久性的半导体装置。
[0008]本专利技术的一个方面是一种半导体装置，具有：多个PN结二极管，具备负温度特性而串联连接；肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接；以及芯片焊盘，共同载置所述多个PN结二极管中的至少一个与所述肖特基势垒二极管。
[0009]另外，本专利技术的一个方面是一种半导体装置，具备：多个PN结二极管，具备负温度特性而串联连接；肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接；多个第一芯片焊盘部，载置所述多个PN结二极管；以及第二芯片焊盘部，载置所述肖特基势
垒二极管，所述第一芯片焊盘部中的至少一个与所述第二芯片焊盘部热连接。
[0010]根据如上述那样构成的半导体装置，从肖特基势垒二极管产生的热经由芯片焊盘(芯片焊盘部)被传递到PN结二极管，因为PN结二极管具有负温度特性，所以电流因温度上升而变得容易流动。因此，提供了一种能够相对于浪涌电流等过电流而维持并提高PN结二极管的正向导电特性，从而能够在谋求小型化及高密度化的同时提高对过电流的耐久性的半导体装置。
附图说明
[0011]图1是示出本专利技术第一实施方式所涉及的半导体装置的内部配置结构的俯视图。
[0012]图2是示出本专利技术第二实施方式所涉及的半导体装置的内部配置结构的俯视图。
[0013]图3是示出本专利技术第三实施方式所涉及的半导体装置的内部配置结构的俯视图。
[0014]图4是示出本专利技术第四实施方式所涉及的半导体装置的内部配置结构的俯视图。
[0015]图5是示出本专利技术第四实施方式所涉及的半导体装置的内部配置结构的立体图。
[0016]图6是示出本专利技术第五实施方式所涉及的半导体装置的内部配置结构的侧视图
[0017]图7是示出本专利技术第一实施方式所涉及的半导体装置的概略电路结构图。
[0018]图8是示出用于说明本专利技术的半导体装置的工作的I
‑
V曲线的曲线图。
[0019]图9是示出本专利技术第六实施方式所涉及的半导体装置的概略电路结构图。
[0020]图10是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的一例的方框结构图。
[0021]图11是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的一例的电路图。
[0022]图12是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的另一例的方框结构图。
[0023]图13是示出采用本专利技术实施方式所涉及的半导体装置的控制系统的另一例的电路图。
具体实施方式
[0024]以下，参考附图对本专利技术实施方式所涉及的半导体装置进行说明。
[0025]图1是示出本专利技术第一实施方式所涉及的半导体装置的内部配置结构的俯视图。在该图中，半导体装置100具备由半导体元件构成的三个纵向PN结二极管2a、2b、2c以及一个肖特基势垒二极管3。另外，PN结二极管2a和肖特基势垒二极管3载置在共同的芯片焊盘4a上，PN结二极管2b和PN结二极管2c分别载置在芯片焊盘4b和芯片焊盘4C上。
[0026]半导体装置100还具备用于与外部进行功率输入输出的端子5、6。端子5、6的端缘(图1中端子5的纸面最上部的区域和端子6的纸面最下部的区域)从陶瓷封装中露出而连接到电路基板等。
[0027]在这里，端子5与芯片焊盘4a由同一部件一体制作而成。即，如虚线所示，芯片焊盘4a具有由同一部件构成的两个区域，在第一区域(第一焊盘部)4a1中载置PN结二极管2a，在第二区域(第二焊盘部)4a2中载置肖特基势垒二极管3。另外，芯片焊盘4b和芯片焊盘4c被构成为与端子5、6隔开的分体结构，以使与端子5、6之间相互不受电及热的影响。此外，芯片
焊盘4a、4b、4c用热传导性高的材料(例如铜)来制作。
[0028]另外，PN结二极管2a、2b、2c经由芯片焊盘4a、4b、4c以及引线7a、7b、7c被电连接，PN结二极管2a、2b、2c以端子5、6为两端而串联连接。另一方面，肖特基势垒二极管3经由引线8而与端子6连接，进行以端子5、6为两端的电导通，与串联连接的三个PN结二极管2a、2b、2c并联连接。
[0029]图7是图1所示的半导体装置100的概略电路结构，在电路图中重叠地示出了搭载有PN结二极管2a、2b、2c及肖特基势垒二极管3的芯片焊盘4a、4b、4c。通过将图7所示的电路结构理解为搭载有过电流保护功能的肖特基势垒二极管，能够将本实施方式的半导体装置100应用于逆变器、转换器、整流设备等使用肖特基势垒二极管的现有产品中。
[0030]在本实施方式中，使用了至少在过电流的条件下具有负温度特性的PN结二极管，即，具有伴随着温度上升而电阻值减少的特性的PN结二极管。此本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，具有：多个PN结二极管，具备负温度特性而串联连接；肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接；以及芯片焊盘，共同载置所述多个PN结二极管中的至少一个与所述肖特基势垒二极管。2.根据权利要求1所述的半导体装置，其特征在于，所述多个PN结二极管各自的正向电压之和大于所述肖特基势垒二极管的正向电压。3.根据权利要求1或2所述的半导体装置，其特征在于，所述多个PN结二极管中的至少一个是纵向二极管。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述多个PN结二极管中的至少一个被层叠载置在另一PN结二极管上。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，所述多个PN结二极管全部载置在同一芯片焊盘上。6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述多个PN结二极管各自含有硅。7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，所述多个PN结二极管包括PiN二极管。8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，所述肖特基势垒二极管含有氧化镓或其混晶。9.一种半导体装置，其特征在于，具备：多个PN结二极管，具备负温度特性而串联连接；肖特基势垒二极管，具备正温度特性而与所述多个PN结二极管并联连接；多个第一芯片焊盘部，载置所述多个PN结二极管；以及第二芯片焊盘部，载置所述肖特基势垒二极管，所述第一芯片焊盘部中的至少一个第一芯片焊盘部与所述第二芯片焊盘部热连接。10.根据权利要求9所述的半导体装置，其特征在于，所述至少一个第一芯片焊盘部和所述第二芯片焊盘部被一体形成。11.根据权利要求9或10所述的半...

【专利技术属性】
技术研发人员：柳田秀彰，四户孝，安藤裕之，松原佑典，北角英人，
申请(专利权)人：株式会社FLOSFIA，
类型：发明
国别省市：