用于薄氧化物技术的半导体元件制造技术

本实用新型专利技术实施例涉及用于薄氧化物技术的半导体元件。本文提供了一种包含反相器电路、磁滞控制电路和高侧输入电平移位器的元件。反相器电路具有输出并包含至少两个串联连接的P型沟道金属氧化物半导体(PMOS)晶体管，在所述输出处串联到至少两个串联连接的N型沟道金属氧化物半导体(NMOS)晶体管。磁滞控制电路耦合输出以提供反馈信号给至少两个串联连接的PMOS晶体管和至少两个串联连接的NMOS晶体管。高侧输入电平移位器连接到至少两个PMOS晶体管的栅极，并经布置以将输入信号的低电平偏移到较高电平，并将较高电平提供给至少两个PMOS的栅极中的一或多个晶体管。PMOS的栅极中的一或多个晶体管。PMOS的栅极中的一或多个晶体管。

【技术实现步骤摘要】
用于薄氧化物技术的半导体元件


[0001]本技术实施例涉及用于薄氧化物技术的半导体元件。

技术介绍

[0002]通常，互补式金氧半导体(Complementary Metal
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Oxide
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Semiconductor，CMOS)技术是将厚氧化物元件和薄氧化物元件结合在同一裸片上。一般来说，厚氧化层元件用于模拟电路、输入/输出(Input/Output，I/O)电路和静电放电(Electro
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Static Discharge，ESD)控制电路，而薄氧化层元件用于元件核心的模拟电路和逻辑电路。厚氧化物元件用于接收I/O电源电压VDDIO的I/O电路，用于发送和接收I/O信号，薄氧化物元件用于元件核心中，所述元件核心接收小于I/O电源电压VDDIO的元件核心电源电压VDDC。厚氧化层元件与薄氧化层元件的集成满足了元件的需求，包含I/O电路、ESD控制电路和核心逻辑电路。然而，在场效应晶体管(Field
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Effect Transistor，FET)的进化路径中，从平面场效应晶体管到鳍式场效应晶体管，再到全绕式栅极场效应晶体管(Gate
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All
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Around Field
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Effect Transistor，GAAFET)和多桥沟道场效应晶体管(Multibridge Channel Field Effect Transistor，MBCFET)，在同一裸片上集成厚氧化物元件和薄氧化物元件变得越来越困难。至少在某些情况下，例如在GAAFET和MBCFET技术中，不容许在同一裸片上制造厚氧化物元件和薄氧化物元件。此外，因为额外的光掩模以及包含厚氧化物元件和薄氧化物元件之间的禁区的较大布局区域，使得在同一裸片上制造厚氧化物元件和薄氧化物元件的成本更高。

技术实现思路

[0003]根据本技术的实施例，一种半导体元件，包含：反相器电路，其具有输出并包含至少两个串联连接的PMOS晶体管，在所述输出与至少两个串联连接的NMOS晶体管串联；磁滞控制电路，其耦合所述输出以向所述至少两个串联连接的PMOS晶体管和所述至少两个串联连接的NMOS晶体管提供反馈；及高侧输入电平移位器，其连接到所述至少两个串联连接的PMOS晶体管的栅极并且经布置以将输入信号的低电平移位为较高电平并且将所述较高电平提供给所述至少两个串联连接的PMOS晶体管的所述栅极中的一或多个。
[0004]根据本技术的实施例，一种半导体元件，包含：反相器电路，其具有输出并包含至少两个串联连接的PMOS晶体管，在所述输出与至少两个串联连接的NMOS晶体管串联；及第一磁滞控制电路，其具有PMOS磁滞反馈晶体管，所述PMOS磁滞反馈晶体管具有连接到所述至少两个串联连接的PMOS晶体管之间的连接的漏极/源极区域以及连接到PMOS叠接晶体管的漏极/源极区域的另一漏极/源极区域，所述PMOS叠接晶体管具有连接到参考电压的另一漏极/源极区域，以及高侧输出电平移位器包含具有第一栅极的第一PMOS晶体管以及具有第二栅极的第二PMOS晶体管，所述第一PMOS晶体管具有连接以接收高电平参考信号的漏极/源极区域以及连接到所述PMOS磁滞反馈晶体管的所述栅极的另一漏极/源极区域，所述第二PMOS晶体管具有连接到所述输出和所述第一PMOS晶体管的所述第一栅极的漏极/源
极区域以及连接到所述PMOS磁滞反馈晶体管的所述栅极的另一漏极/源极区域，连接所述第二PMOS晶体管的所述第二栅极以接收所述高电平参考电压。
[0005]根据本技术的实施例，一种操作半导体元件电路的方法，包含：在高侧输入电平移位器和低侧输入电平移位器处接收第一输入信号；经由所述高侧输入电平移位器或所述低侧输入电平移位器将所述第一输入信号移位为电压高于或低于所述第一输入信号的第一移位信号；使用所述第一输入信号偏压截止第一晶体管；及使用所述第一移位信号偏压导通第二晶体管，以提供第一输出信号。
附图说明
[0006]在本文中一或多个实施例通过示例且以非限制性的方式来进行说明，在附图的图示中，具有相同附图标号的元件自始至终都表示相同的元件。除非另有说明，否则附图不是按比例绘制的。
[0007]图1是绘示出根据一些实施例的包含耦合电平移位器和核心逻辑元件的半导体元件的I/O接口示意图。
[0008]图2是绘示出根据一些实施例的半导体元件的示意图。
[0009]图3是绘示出根据一些实施例的半导体元件的输入
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输出传递曲线示意图表。
[0010]图4是绘示出根据一些实施例的在图2中的节点A和B处输入信号从I/O电压电平到核心电压电平的电平移位曲线图。
[0011]图5是绘示出根据一些实施例的I/O电源电压VDDIO和高电平参考电压VSSH之间的电压变化范围与核心电源电压VDDC和参考电压VSS之间的电压变化范围之间的差异的示意表格图。
[0012]图6是绘示出根据一些实施例的半导体元件的示意图，所述半导体元件包含减少半导体元件磁滞视窗大小变化的磁滞控制电路。
[0013]图7是绘示出根据一些实施例的从图2的半导体元件到图6的半导体元件的磁滞视窗大小的变化范围(spread)或变化(variation)的减小的示意表格图。
[0014]图8是绘示出根据一些实施例的仅包含薄氧化物FET元件的集成电路(Integrated Circuit，IC)示意图。
[0015]图9是绘示出根据一些实施例的包含图2的半导体元件的集成电路示意图，所述半导体元件仅由薄氧化物FET元件制成。
[0016]图10是绘示出根据一些实施例的集成电路示意图，所述集成电路包含围绕PMOS薄氧化物FET元件核心的双防护环以及围绕NMOS薄氧化物FET元件核心的双防护环。
[0017]图11是绘示出根据一些实施例的制造集成电路的示意方法流程图。
[0018]图12是绘示出根据一些实施例的半导体元件电路的示意操作方法流程图。
具体实施方式
[0019]以下揭露提供用于实施所提供标的的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本技术实施例。当然，这些仅为实例且不意在产生限制。例如，在以下描述中，在第二构件上方或第二构件上形成第一构件可包含其中形成直接接触的第一构件及第二构件的实施例，且还可包含其中可在第一构件与第二构件之间形
成额外构件使得第一构件及第二构件可不直接接触的实施例。另外，本技术实施例可在各个实例中重复参考元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
[0020]此外，为便于描述，例如“在
…
之下”、“下方”、“下”、“在
…
之上”、“上方”及其类似的空间相对术语在本文中可用于描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示出的。除了图中所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，其特征在于包含：反相器电路，其具有输出并包含至少两个串联连接的PMOS晶体管，在所述输出与至少两个串联连接的NMOS晶体管串联；磁滞控制电路，其耦合所述输出以向所述至少两个串联连接的PMOS晶体管和所述至少两个串联连接的NMOS晶体管提供反馈；及高侧输入电平移位器，其连接到所述至少两个串联连接的PMOS晶体管的栅极并且经布置以将输入信号的低电平移位为较高电平并且将所述较高电平提供给所述至少两个串联连接的PMOS晶体管的所述栅极中的一或多个。2.根据权利要求1所述的半导体元件，其特征在于所述高侧输入电平移位器包含具有第一栅极的第一PMOS晶体管以及具有第二栅极的第二PMOS晶体管，所述第一PMOS晶体管具有连接以接收高电平参考电压的漏极/源极区域以及连接到所述至少两个串联连接的PMOS晶体管的栅极的另一漏极/源极区域，所述第二PMOS晶体管具有连接到所述至少两个串联连接的PMOS晶体管的所述栅极的漏极/源极区域以及连接到所述第一PMOS晶体管的所述第一栅极的另一漏极/源极区域并接收所述输入信号，连接所述第二PMOS晶体管的所述第二栅极以接收所述高电平参考电压。3.根据权利要求1所述的半导体元件，其特征在于所述至少两个串联连接的PMOS晶体管包含第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有连接以接收I/O电源电压的漏极/源极区域以及连接到所述第二PMOS晶体管的漏极/源极区域的另一漏极源极区域，所述第二PMOS晶体管的另一漏极/源极区域连接到所述输出，以及所述第一PMOS晶体管的所述栅极连接到所述高侧输入电平移位器。4.根据权利要求1所述的半导体元件，其特征在于包含：低侧输入电平移位器，其连接到所述至少两个串联连接的NMOS晶体管的栅极并经布置以将所述输入信号的高电平移位为较低电平并将所述较低电平提供给所述至少两个串联连接的NMOS晶体管的所述栅极中的一或多个。5.根据权利要求1所述的半导体元件，其特征在于所述磁滞控制电路包含：第一磁滞控制晶体管，其具有连接到所述两个串联连接的PMOS晶体管之间的连接的第一漏极/源极区域；及第二磁滞控制晶体管，其具有连接到所述两个串联连接的NMOS晶体管之间的连接的第二漏极/源极区域。6.根据权利要求1所述的半导体元件，其特征在于所述磁滞控制电路包含：第一磁滞控制电路，其具有PMOS磁滞反馈晶体管，所述PMOS磁滞反馈晶体管具有连接到所述至少两个串联连接的PMOS晶体管之间的连接的漏极/源极区域以及连接到PMOS叠接晶体管的漏极/源极区域的另一漏极/源极区域，所述PMOS叠接晶体管具有连接到参考电压的另一漏极/源极区域，以及高侧输出电平移位器，其连接到所述输出和所述PMOS磁滞反...

【专利技术属性】
技术研发人员：陈永顺，张志强，彭永州，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：