输入输出电路制造技术

本发明专利技术提供一种输入输出电路，包括：输入输出端点；输入控制电路，与所述输入输出端点相连接；输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制。本发明专利技术的输入输出电路通过设置调节控制电路，调节控制电路可以对输出驱动电路中的偏置电压进行调节，从而减小所述输出驱动电路的开启时间，减小所述输出驱动电路的输出延迟，并可实现对所述输出驱动电路输出的压摆率进行控制。的压摆率进行控制。的压摆率进行控制。

【技术实现步骤摘要】
输入输出电路


[0001]本专利技术涉及集成电路设计领域，特别是涉及一种输入输出电路。

技术介绍

[0002]输入输出(IO, input output)电路是集成电路的必需模块之一，用于与外部设备连接，从而实现通信、控制或数据采集的功能。它具有信号输入、输出的功能，并可以通过寄存器配置多种模式，例如上拉输入、模拟输入、推挽输出、开漏输出、模拟输出等。
[0003]输入输出电路的设计通常需要压摆率（slew rate）控制，以防止EMI（Electromagnetic Interference，电磁干扰）等问题，这需要一定的补偿机制实现。然而，现有的输入输出电路仍然存在压摆率可控性差及输出延迟大等问题。模拟补偿机制和数字补偿机制都存在开启延迟，从而导致输出延迟，这种无效时间希望能够减少。

技术实现思路

[0004]本专利技术的目的在于，提供一种输入输出电路，用于解决现有的输入输出电路存在的压摆率可控性差及输出延迟大等问题。
[0005]为解决现有技术中的问题，本专利技术提供一种输入输出电路，包括：输入输出端点；输入控制电路，与所述输入输出端点相连接；输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制。
[0006]可选地，所述输出驱动电路包括：第一PMOS管，所述第一PMOS管的源极与电源电压相连接，所述第一PMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第一开关，包括第一端、第二端及控制端；所述第一开关的第一端与所述第一PMOS管的栅极相连接，所述第一开关的第二端与所述调节控制电路的第一端相连接，所述第一开关的控制端与第一模式控制信号相连接，所述第一开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开；第二开关，包括第一端、第二端及控制端，所述第二开关的第一端与所述第一PMOS管的栅极相连接，所述第二开关的第二端与所述调节控制电路的第二端相连接，所述第二开关的控制端与第二模式控制信号相连接，所述第二开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第三开关，包括第一端、第二端及控制端；所述第三开关的第一端与所述第一NMOS
管的栅极相连接，所述第三开关的第二端与所述调节控制电路的第三端相连接，所述第三开关的控制端与第二模式控制信号相连接，所述第三开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第四开关，包括第一端、第二端及控制端；所述第四开关的第一端与所述第一NMOS管的栅极相连接，所述第四开关的第二端与所述调节控制电路的第四端相连接，所述第四开关的控制端与第一模式控制信号相连接，所述第四开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开。
[0007]可选地，所述输出驱动电路还包括：第二PMOS管，所述第二PMOS管的源极与所述电源电压相连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极相连接；或门，包括第一输入端、第二输入端及输出端；所述或门的第一输入端与所述第二模式控制信号相连接，所述或门的第二输入端与所述的第一模式控制信号相连接，所述或门的输出端与所述第二PMOS管的栅极相连接；缓冲器，包括第一输入端、第二输入端及输出端；所述缓冲器的第一输入端与运输控制信号相连接，所述缓冲器的输出端与所述第一NMOS管的栅极相连接；或非门，包括第一输入端、第二输入端及输出端；所述或非门的第一输入端与所述第一模式控制信号相连接，所述或非门的第二输入端与所述第二模式控制信号，所述或非门的输出端与所述缓冲器的第二输入端相连接。
[0008]可选地，所述输入控制电路包括：第二NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极、所述第一NMOS管的漏极及所述输入输出端点均相连接，所述第二NMOS管的栅极与输入控制信号相连接，所述第二NMOS管的衬底接地；第三NMOS管，所述第三NMOS管的漏极与所述第二NMOS管的源极相连接，所述第三NMOS管的栅极与所述输入控制信号相连接，所述第三NMOS管的源极为所述输入控制电路的输出端，所述第三NMOS管的衬底接地；第四NMOS管，所述第四NMOS管的漏极与所述第二NMOS管的源极及所述第三NMOS管的漏极均相连接，所述第四NMOS管的栅极与所述输入控制信号相连接，所述第四NMOS管的源极及所述第四NMOS管的衬底均接地。
[0009]可选地，还包括静电防护电路，所述静电防护电路与所述输入输出端点、所述输出驱动电路及所述输入控制电路均相连接。
[0010]可选地，所述静电防护电路包括：第五NMOS管，所述第五NMOS管的漏极与所述输入输出端点相连接，所述第五NMOS管的源极及衬底均接地；第一电阻，所述第一电阻的一端与所述第五NMOS管的栅极相连接，所述第一电阻的另一端接地；第二电阻，所述第二电阻的一端与所述输入输出端点相连接，所述第二电阻的另一端与所述输出驱动电路及所述输入控制电路均相连接。
[0011]可选地，所述调节控制电路包括：第一电流型数模转换器，包括第一端、第二端及第三端，所述第一电流型数模转换
器的第一端接地，所述第一电流型数字转换器的第二端与数字控制信号相连接，所述第一电流型数模转换器的第三端与所述输出驱动电路相连接；第二电流型数模转换器，包括第一端、第二端及第三端，所述第二电流型数模转换器的第一端与所述电源电压相连接，所述第二电流型数字转换器的第二端与数字控制信号相连接，所述第二电流型数模转换器的第三端与所述输出驱动电路相连接；第一电容，所述第一电容的下极板接地，所述第一电容的上极板与所述第一电流型数模转换器的第三端相连接；第二电容，所述第二电容的下极板接地，所述第二电容的上极板与所述第二电流型数模转换器的第三端相连接。
[0012]可选地，所述调节控制电路还包括：第五开关，包括第一端、第二端及控制端，所述第五开关的第一端与所述电源电压相连接，所述第五开关的控制端与第一开关控制信号相连接，所述第五开关在所述第一开关控制信号为低电平时闭合，并在所述第一开关控制信号为高电平时断开；第六开关，包括第一端、第二端及控制端，所述第六开关的第一端与所述第五开关的第二端相连接后共同作为所述调节控制电路的第二端，所述第六开关的控制端与所述第一开关控制信号相连接，所述第六开关在所述第一开关控制信号为高电平时闭合，并在所述第一开关控制信号为低电平时断开；所述第六开关的第二端与所述第一电流型数模转换器的第三端相连接；第七开关，包括第一端、第二端及控制端，所述第七开关的第一端与所述电源电压相连接，所述第七开关的控制端与所述第二开关控制信号相连接，所述第七开关在所述第二开关控制信号为低电平时闭合，并在所述第二开关控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输入输出电路，其特征在于，包括：输入输出端点；输入控制电路，与所述输入输出端点相连接；输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制。2.根据权利要求1所述的输入输出电路，其特征在于，所述输出驱动电路包括：第一PMOS管，所述第一PMOS管的源极与电源电压相连接，所述第一PMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第一开关，包括第一端、第二端及控制端；所述第一开关的第一端与所述第一PMOS管的栅极相连接，所述第一开关的第二端与所述调节控制电路的第一端相连接，所述第一开关的控制端与第一模式控制信号相连接，所述第一开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开；第二开关，包括第一端、第二端及控制端，所述第二开关的第一端与所述第一PMOS管的栅极相连接，所述第二开关的第二端与所述调节控制电路的第二端相连接，所述第二开关的控制端与第二模式控制信号相连接，所述第二开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第三开关，包括第一端、第二端及控制端；所述第三开关的第一端与所述第一NMOS管的栅极相连接，所述第三开关的第二端与所述调节控制电路的第三端相连接，所述第三开关的控制端与第二模式控制信号相连接，所述第三开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第四开关，包括第一端、第二端及控制端；所述第四开关的第一端与所述第一NMOS管的栅极相连接，所述第四开关的第二端与所述调节控制电路的第四端相连接，所述第四开关的控制端与第一模式控制信号相连接，所述第四开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开。3.根据权利要求2所述的输入输出电路，其特征在于，所述输出驱动电路还包括：第二PMOS管，所述第二PMOS管的源极与所述电源电压相连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极相连接；或门，包括第一输入端、第二输入端及输出端；所述或门的第一输入端与所述第二模式控制信号相连接，所述或门的第二输入端与所述的第一模式控制信号相连接，所述或门的输出端与所述第二PMOS管的栅极相连接；缓冲器，包括第一输入端、第二输入端及输出端；所述缓冲器的第一输入端与运输控制信号相连接，所述缓冲器的输出端与所述第一NMOS管的栅极相连接；或非门，包括第一输入端、第二输入端及输出端；所述或非门的第一输入端与所述第一模式控制信号相连接，所述或非门的第二输入端与所述第二模式控制信号，所述或非门的输出端与所述缓冲器的第二输入端相连接。
4.根据权利要求1所述的输入输出电路，其特征在于，所述输入控制电路包括：第二NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极、所述第一NMOS管的漏极及所述输入输出端点均相连接，所述第二NMOS管的栅极与输入控制信号相连接，所述第二NMOS管的衬底接地；第三NMOS管，所述第三NMOS管的漏极与所述第二NMOS管的源极相连接，所述第三NMOS管的栅极与所述输入控制信号相连接，所述第三NMOS管的源极为所述输入控制电路的输出端，所述第三NMOS管的衬底接地；第四NMOS管，所述第四NMOS管的漏极与所述第二NMOS管的源极及所述第三NMOS管的漏极均相连接，所述第四NMOS管的栅极与所述输入控制信号相连接，所述第四NMOS管的源极及所述第四NMOS管的衬底均接地。5.根据权利要求1所述的输入输出电路，其特征在于，还包括静电防护电路，所述静电防护电路与所述输入输出端点、所述输出驱动电路及所述输入控制电路均相连接。6.根据权利要求5所述的输入输出电路，其特征在于，所述静电防护电路包括：第五NMOS管，所述第五NMOS管的漏极与所述输入输出端点相连接，所述第五NMOS管的源极及衬底均接地；第一电阻，所述第一电阻的一端与所述第五NMOS管的栅极相连接，所述第一电阻的另一端接地；第二电阻，所述第二电阻的一端与所述输入输出端点相连接，所述第二电阻的另一端与所述输出驱动电路及所述输入控制电路均相连接。7.根据权利要求1至6中任...

【专利技术属性】
技术研发人员：卢昌鹏，王建军，朱定飞，刘华，
申请(专利权)人：上海海栎创科技股份有限公司，
类型：发明
国别省市：