模拟神经存储器中的并发写入和验证操作制造技术

公开了使得能够实现并发的写入和验证操作的模拟神经存储器系统的多个实施方案。在一些实施方案中，并发的操作发生在存储器的不同存储体之间。在其他实施方案中，并发的操作发生在存储器的不同块之间，其中每个块包括存储器的两个或更多个存储体。这些实施方案显著减小模拟神经存储器系统中权重写入和验证操作的定时开销。的定时开销。的定时开销。

【技术实现步骤摘要】
【国外来华专利技术】模拟神经存储器中的并发写入和验证操作
[0001]本申请要求2020年8月25日提交并且名称为
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模拟神经存储器中的并发写入和验证操作(Concurrent Write And Verify Operations In An Analog Neural Memory)
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的美国临时专利申请第63/070,051号以及2021年3月2日提交并且名称为
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模拟神经存储器中的并发写入和验证操作(Concurrent Write And Verify Operations In An Analog Neural Memory)
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的美国专利申请第17/190,376号的优先权。


[0002]公开了使得能够实现并发的写入和验证操作的模拟神经存储器阵列和相关联电路的多个实施方案。

技术介绍

[0003]人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，并且用于估计或近似可取决于大量输入并且通常未知的函数。人工神经网络通常包括互相交换消息的互连
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神经元
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层。
[0004]图1示出了人工神经网络，其中圆圈表示神经元的输入或层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得人工神经网络适应于输入并且能够学习。通常，人工神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。
[0005]在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际人工神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。CMOS模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数CMOS实现的突触都过于庞大。
[0006]申请人先前在美国专利申请号15/594,439(公开为美国专利公布2017/0337466)中公开了一种利用一个或多个非易失性存储器阵列作为突触的人工(模拟)神经网络，该专利申请以引用方式并入本文。非易失性存储器阵列作为模拟神经形态存储器操作。如本文所用的术语
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神经形态
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是指实现神经系统模型的电路。模拟神经形态存储器包括被配置成接收第一多个输入并从其生成第一多个输出的第一多个突触，以及被配置成接收第一多个输出的第一多个神经元。第一多个突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与第二部分绝缘的非浮栅。多个存储器单元中的每个存储器单元被配置成存储与浮栅上的多个电子相对应的权重值。多个存储器单元被配置成将第一多个输入乘以所存储的权重值以生成第一多个输出。以这种方式布置的存储器单元阵列可被
称为矢量矩阵乘法(VMM)阵列。可选地，存储器单元是非易失性存储器单元。
[0007]现在将讨论可以在VMM中使用的不同非易失性存储器单元的示例。
[0008]非易失性存储器单元
[0009]在VMM阵列中可以使用各种类型的已知非易失性存储器单元。例如，美国专利5,029,130(
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130专利
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)，其以引用方式并入本文，公开了分裂栅非易失性存储器单元的阵列，它是一种闪存存储器单元。此类存储器单元210在图2中示出。每个存储器单元210包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。字线端子22(其通常被耦接到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线端子24耦接到漏极区16。
[0010]通过将高的正电压置于字线端子22上来对存储器单元210进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由福勒
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诺德海姆隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。
[0011]通过将正的电压置于字线端子22上以及将正的电压置于源极区14上来编程存储器单元210(其中电子被置于浮栅上)。电子电流将从漏极区16流向源极区14(源极线端子)。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变为被激发的(加热的)。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物被注入到浮栅20上。
[0012]通过将正的读取电压置于漏极区16和字线端子22(其接通沟道区18的在字线端子下方的部分)上来读取存储器单元210。如果浮栅20带正电(即，电子被擦除)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或
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状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或
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状态。
[0013]表1示出可施加到存储器单元110的端子用于执行读取操作、擦除操作和编程操作的典型电压范围：
[0014]表1：图2的闪存存储器单元210的操作
[0015][0016]″
读取1
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是其中单元电流在位线上输出的读取模式。
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读取2
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是其中单元电流在源极线端子上输出的读取模式。
[0017]图3示出了存储器单元310，其与图2的存储器单元210类似，但增加了控制栅(CG)端子28。控制栅端子28在编程中被偏置在高电压处(例如，10V)，在擦除中被偏置在低电压或负电压处(例如，0v/
‑
8V)，在读取中被偏置在低电压或中等电压处(例如，0v/2.5V)。其他端子类似于图2那样偏置。
[0018]图4示出了四栅极存储器单元410，其包括源极区14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅22(通常耦接到字线WL)、在浮栅20上方的控制栅28、以及在源极区14上方的擦除栅30。这种配置在美国专利6,747,310中有所描述，该专利以引用方式并入本文以用于所有目的。这里，除了浮栅20之外，所有的栅极均为非浮栅，这意味着它们电连接到或能够电连接到电压源。编程由来自沟道区18的将本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种模拟神经存储器系统，包括：第一存储体，所述第一存储体包括第一阵列的非易失性存储器单元；第二存储体，所述第二存储体包括第二阵列的非易失性存储器单元；由所述第一存储体和所述第二存储体共享的写入电路；由所述第一存储体和所述第二存储体共享的感测电路；和控制电路，用于并发地执行利用所述写入电路在所述第一存储体和所述第二存储体中一者上的写入操作以及利用所述感测电路在所述第一存储体和所述第二存储体中另一者上的验证操作。2.根据权利要求1所述的系统，其中所述第一存储体包括第三阵列的非易失性存储器单元，并且所述第二存储体包括第四阵列的非易失性存储器单元。3.根据权利要求1所述的系统，其中所述第一存储体中的所述非易失性存储器单元和所述第二存储体中的所述非易失性存储器单元是共享栅非易失性存储器单元。4.根据权利要求1所述的系统，其中所述第一存储体中的所述非易失性存储器单元和所述第二存储体中的所述非易失性存储器单元是分裂栅非易失性存储器单元。5.根据权利要求1所述的系统，其中所述第一存储体通过第一写入复用器耦接到所述写入电路并且通过第一读取复用器耦接到所述感测电路。6.根据权利要求5所述的系统，其中所述第二存储体通过第二写入复用器耦接到所述写入电路并且通过第二读取复用器耦接到所述感测电路。7.根据权利要求6所述的系统，其中所述第一存储体通过列复用器耦接到所述第二存储体。8.一种在模拟神经存储器中执行并发的写入和验证操作的方法，所述模拟神经存储器包括第一存储体和第二存储体，所述第一存储体包括第一阵列的非易失性存储器单元，所述第二存储体包括第二阵列的非易失性存储器单元，所述方法包括：并发地执行在所述第一存储体和所述第二存储体中一者上的写入操作以及在所述第一存储体和所述第二存储体中另一者上的验证操作。9.根据权利要求8所述的方法，其中所述第一存储体包括第三阵列的非易失性存储器单元，并且所述第二存储体包括第四阵列的非易失性存储器单元。10.根据权利要求8所述的方法，其中所述第一存储体中的所述非易失性存储器单元和所述第二存储体中的所述非易失性存储器单元是共享栅非易失性存储器单元。11.根据权利要求8所述的方法，其中所述第一存储体中的所述非易失性存储器单元和所述第二存储体中的所述非易失性存储器单元是...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：