用于等待时间关键一致性和存储器互连的前向错误校正和循环冗余检查机制制造技术

系统、方法和装置可包括传送侧协议栈电路系统，该电路系统包括：第一循环冗余检查(CRC)电路系统，用于确定第一信息集合的第一CRC码和用于确定第二信息集合的第二CRC码；以及Flit编码电路系统，用于利用第一信息集合和第一CRC码对Flit的第一部分进行编码，该Flit编码电路系统利用第二信息集合和第二CRC码对Flit的第二部分进行编码。接收机侧协议栈电路系统可包括低等待时间路径，该路径包括用于对接收到的Flit的第一部分执行CRC检查的第一CRC检查电路系统。接收机侧协议栈电路系统可包括非低等待时间路径，该电路系统包括用于对接收到的Flit执行FEC的前向错误校正(FEC)解码器电路系统，以及用于对接收到的、通过FEC的Flit执行CRC检查的第二CRC检查电路系统。Flit执行CRC检查的第二CRC检查电路系统。Flit执行CRC检查的第二CRC检查电路系统。

【技术实现步骤摘要】
【国外来华专利技术】用于等待时间关键一致性和存储器互连的前向错误校正和循环冗余检查机制
相关申请的交叉引用
[0001]该申请要求于2020年12月25日提交的题为“用于等待时间关键一致性和存储器互连的前向错误校正和循环冗余检查机制(FORWARD ERROR CORRECTION AND CYCLIC REDUNDANCY CHECK MECHANISMS FOR LATENCY
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CRITICAL COHERENCY AND MEMORY INTERCONNECTS)”的美国专利申请第17/134,240号的优先权，该申请要求于2020年9月18日提交的题为“用于利用具有PAM
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4信号的PCIE 6.0的FEC和CRC机制的等待时间关键一致性和存储器互连的前向错误校正和循环冗余检查机制(FORWARD ERROR CORRECTION AND CYCLIC REDUNDANCY CHECK MECHANISMS FOR LATENCY
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CRITICAL COHERENCY AND MEMORY INTERCONNECTS LEVERAGING THE FEC AND CRC MECHANISMS OF PCIE 6.0WITH PAM
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4SIGNALING)”的美国临时专利申请第63/080,497号的优先权，以上文献中的每一个的内容通过引用以其整体合并于此。

技术介绍

[0002]在串行链路的数据速率超过32.0GT/s时，可以使用具有前向错误校正(Forward Error Correction，FEC)的脉冲幅度调制(Pulse Amplitude Modulation，PAM，诸如PAM
‑
4)来将有效比特错误率(Bit Error Rate，BER)限制在可接受的范围内。前向错误校正(FEC)是一种用于控制不可靠或嘈杂通信信道上的数据传送中的错误的技术。发送方可以通过使用错误校正码(error
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correcting code，ECC)以冗余的方式对消息进行编码。冗余允许接收机检测到消息中任何地方可能发生的有限数量的错误，并且通常允许在不重传的情况下校正这些错误。
附图说明
[0003]图1图示包括多核心处理器的计算系统的框图的实施例。
[0004]图2A
‑
图2B是根据本公开的实施例的包括一个或多个重定时器的示例链路的简化框图。
[0005]图3是根据本公开的实施例的用于支持多个互连协议的公共物理层(公共PHY)的示意图。
[0006]图4是根据本公开的实施例的公共PHY的发射机侧逻辑子块的示意图。
[0007]图5是根据本公开的实施例的公共PHY的接收机侧逻辑子块的示意图。
[0008]图6A
‑
图6D是根据本公开的实施例的示例流控制单元(flow control unit，Flit)部分布置的示意框图。
[0009]图7是根据本公开的实施例的接收机中低等待时间和正常等待时间路径的示例电路元件和路径的示意框图。
[0010]图8是根据本公开的实施例图示接收机中的低等待时间和正常等待时间管线的示意图。
[0011]图9是根据本公开的实施例的用于处理流控制单元(Flit)的过程流程图。
[0012]图10是根据本公开的实施例的用于创建循环冗余检查码的示例电路元件和路径的示意图。
[0013]图11是根据一个实施例的包括用于连接计算机系统中的I/O设备的序列点到点互连的系统的简化框图的示意图。
[0014]图12是根据一个实施例的分层协议栈的简化框图的示意图；
[0015]图13是事务描述符的实施例的示意图。
[0016]图14是序列点到点链路的实施例的示意图。
[0017]图15是根据本公开的实施例的包括连接的加速器的处理系统的示意图。
[0018]图16描绘了根据本公开的实施例的第一更具体的示例性系统的框图。
[0019]图17是根据本公开的实施例的示例计算系统的示意图。
[0020]图18是根据本公开的实施例的示例柔性总线栈的示意图。
[0021]附图不是按比例绘制的。
[0022]权利要求的特征出现的顺序并不暗示操作顺序。
具体实施方式
[0023]在以下描述中，阐明了众多特定细节，诸如处理器和系统配置的特定类型、特定的硬件结构、特定的体系结构和微体系结构细节、特定的寄存器配置、特定的指令类型、特定的系统组件、特定的测量/高度、特定的处理器管线阶段和操作等的示例，以提供对本公开的透彻理解。然而，对本领域普通技术人员将显而易见的是，不一定要采用这些特定细节来实施本公开。在其他实例中，未详细描述公知的组件或方法，以避免不必要地使本公开模糊，公知的组件或方法诸如，特定或替代的处理器体系结构、用于所描述算法的特定逻辑电路/代码、特定的固件代码、特定的互连操作、特定的逻辑配置、特定的制造技术和材料、特定的编译器实现方式、代码中算法的特定表达、特定的掉电和功率门控技术/逻辑以及计算机系统的其他特定的操作细节。
[0024]尽管参考特定集成电路中(诸如计算平台或微处理器中)的节能和能效描述了以下实施例，但是其它实施例可适用于其它类型的集成电路和逻辑器件。可以将本文中所描述的实施例的类似技术和教导应用于也可受益于更佳的能效和节能的其他类型的电路或半导体器件。例如，所公开的实施例不限于桌面型电脑系统或超级本
TM
。并且也可用于其他设备，诸如，手持式设备、平板、其他薄笔记本、片上系统(systems on a chip,SOC)设备以及嵌入式应用。手持式设备的一些示例包括蜂窝电话、网际协议设备、数码相机、个人数字助理(personal digital assistant,PDA)、手持式PC。嵌入式应用典型地包括微控制器、数字信号处理器(digital signal processor,DSP)、片上系统、网络计算机(network computer,NetPC)、机顶盒、网络集线器、广域网(wide area network,WAN)交换机、或可执行以下教导的功能和操作的任何其他系统。此外，本文中描述的装置、方法和系统不限于物理计算设备，而是也可涉及针对节能和能效的软件优化。如将在以下描述中变得显而易见的，本文中所描述的方法、装置和系统的实施例(无论是关于硬件、固件、软件还是它们的组合)对于用性能考量来平衡的
‘
绿色技术
’
的前景是至关重要的。
[0025]随着计算系统的发展，其中的组件变得越来越复杂。因此，用于在组件之间耦合和
通信的互连体系结构的复杂性也在增加，以确保最佳组件操作的带宽要求被满足。此外，不同的细分市场需要互连体系结构的不同方面来满足市场的需求。例如，服务器要求更高的性能，而移动生态系统有时能够为了功率节省而牺牲整体性能。然而，大多数结构(fabri本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：协议栈电路系统，所述协议栈电路系统用于：将第一信息编码到流控制单元(Flit)的第一部分中，确定所述第一信息的第一循环冗余检查(CRC)码，将第一CRC码编码到所述Flit的所述第一部分中，将第二信息编码到所述Flit的第二部分中，确定所述第二信息的第二CRC码，以及将所述第二CRC码编码到所述Flit的所述第二部分中；以及端口，用于在链路上传送所述Flit的所述第一部分和所述Flit的所述第二部分，所述链路包括多个物理通道。2.如权利要求1所述的装置，其特征在于，所述第一CRC码包括所述Flit的所述第一部分的六个字节，并且第二CRC码包括所述Flit的所述第二部分的六个字节。3.如权利要求1所述的装置，进一步包括协议栈电路系统，所述协议栈电路系统用于：确定所述第一信息和所述第二信息的错误校正码；以及将所述第一信息和所述第二信息的ECC编码到所述Flit的所述第二部分中。4.如权利要求3所述的装置，其特征在于，所述ECC用于校正所述Flit的所述第一部分和所述Flit的第二部分中的错误。5.如权利要求3所述的装置，其特征在于，所述ECC包括6个字节。6.如权利要求1所述的装置，其特征在于，所述Flit的所述第一部分包括128个字节，并且所述Flit的所述第二部分包括128个字节。7.如权利要求1
‑
6中的任一项所述的装置，进一步包括协议栈电路系统，所述协议栈电路系统用于：接收第一64个字节的信息作为输入；从所述第一64个字节的信息中计算第一八字节CRC码；接收第二64个字节的信息作为输入；从所述第二64个字节的信息中计算第二八字节CRC码；以及从所述第一八字节CRC码和所述第二八字节CRC码中计算6字节CRC码。8.如权利要求1
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6中的任一项所述的装置，进一步包括协议栈电路系统，所述协议栈电路系统用于利用Flit管理信息对所述Flit的所述第一部分进行编码。9.如权利要求8所述的装置，其特征在于，所述Flit管理信息在所述Flit的所述第一部分的前两个字节中被编码。10.如权利要求1
‑
6中的任一项所述的装置，其特征在于，编码到所述Flit的所述第一部分中的所述第一信息对应于第一互连协议，并且编码到所述Flit的所述第二部分中的所述第二信息对应于与所述第一互连协议不同的第二互连协议。11.一种装置，包括：端口，所述端口用于:接收流控制单元(Flit)的第一部分，所述Flit的所述第一部分包括第一循环冗余检查(CRC)码；接收所述Flit的第二部分，所述Flit的所述第二部分包括第二CRC码和错误校正码(ECC)，所述ECC用于所述Flit的所述第一部分和所述Flit的所述第二部分；
循环冗余检查(CRC)电路系统，所述CRC电路系统用于：基于所述Flit的所述第一部分的至少一部分来生成CRC码，以及将所生成的CRC码与所述Flit的所述第一部分中的第一CRC码进行比较；以及协议堆栈电路系统，所述协议堆栈电路系统用于：如果所述Flit的所述第一部分通过第一CRC检查，则将所述Flit的所述第一部分发送到链路层电路系统，而无需执行前向错误校正(FEC)，以及如果所述Flit的所述第一部分未通过CRC检查，则将所述Flit的所述第一部分和所述Flit的所述第二部分发送到FEC解码器电路系统以进行FEC检查。12.如权利要求11所述的装置，其特征在于，所述第一CRC码包括所述Flit的所述第一部分的六个字节。13.如权利要求11所述的装置，其特征在于，所述CRC电路系统用于：至少部分地基于所述Flit的所述第一部分来生成八字节CRC码，并且至少部分地基于八字节CRC码来生成六字节CRC码。14.如权利要求11
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13中的任一项所述的装置，其特征在于，所述CRC电路系统包括第一CRC电路系统；所述装置进一步包括第二CRC电路系统；其中所述协议栈电路系统用于：如果所述Flit的所述第一部分和所述Flit的所述第二部分通过所述FEC检查，则将所述Flit的所述第一部分和所述Flit的所述第二部分发送到第二CRC电路系统以进行第二CRC检查。15.如权利要求14所述的装置，其特...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：