本申请公开了一种编码装置，包括：阶梯码误码去相关交织器(SEDI)，阶梯码编码器，阶梯码误码去相关解交织器(SEDD)和输出单元；SEDI用于接收第一信息序列，将第一信息序列进行SEDI处理，得到第二信息序列；阶梯码编码器用于对第二信息序列进行阶梯编码，得到第一校验序列；SEDD用于对第一校验序列进行SEDD处理，得到第二校验序列；输出单元用于接收第一信息序列，将第二校验序列和第一信息序列合并输出；或接收下一时刻的第一信息序列，将第二校验序列和下一时刻的第一信息序列合并输出。本申请公开的编码装置可以起到降低噪声相关性的作用，而且SEDD无需对信息序列进行交织，编码的复杂度较低。码的复杂度较低。码的复杂度较低。
【技术实现步骤摘要】
一种编码方法及装置
[0001]本申请是分案申请，原申请的申请号是201810032298.2，原申请日是2018年01月12日，原申请的全部内容通过引用结合在本申请中。
[0002]本申请涉及编码领域，尤其涉及一种解决噪声相关性的编码方法及装置。
技术介绍
[0003]目前，高速光传输网络正朝着大容量、分组化、智能化的方向发展。高速光传输网络需要采用高效的前向纠错码(Forward Error Correction，FEC)来对抗光传输过程中的光学损伤(如未补偿的色散，偏振模色散，和非线性效应等)，并在长距离传输时保持足够低的误比特率。其中，大多数FEC码都是在(Additive White Gaussian Noise，AWGN)加性高斯白噪声下设计的。
[0004]然而，在实际通信系统下，噪声是具有相关性的，噪声的相关性会导致FEC码的性能劣化。本申请提供的编码方法及装置可以实现降低噪声的相关性对编码系统的影响，且编码复杂度较低。
技术实现思路
[0005]本申请的目的在于提供一种编码方法及装置，解决了噪声相关性导致的编码系统性能劣化问题。
[0006]第一方面，提供一种编码装置，包括：阶梯码误码去相关交织器(SEDI)，阶梯码编码器，阶梯码误码去相关解交织器(SEDD)和输出单元；所述SEDI，用于对收到的第一信息序列进行SEDI处理，得到第二信息序列；所述阶梯码编码器，用于对所述第二信息序列进行阶梯编码，得到第一校验序列；所述SEDD，用于对所述第一校验序列进行SEDD处理，得到第二校验序列；所述输出单元，用于接收所述第一信息序列，将所述第二校验序列和所述第一信息序列合并输出；或将所述第二校验序列和所述下一时刻的第一信息序列合并输出。
[0007]本申请实施例提供的编码装置最终输出的序列中包含的信息序列和校验序列，相对于阶梯码编码器产生的信息序列和校验序列都打乱了位置(也就是进行交织)，因此，可以起到降低噪声相关性的作用，而且SEDD无需对信息序列进行交织，编码的复杂度和功耗并不高。
[0008]在一种可能的实现方式中，所述SEDI和所述SEDD的操作是互逆的，所述SEDI和所述SEDD对接收的数据以比特为单位进行交织。本实施例可以保证输出序列的系统性，提升码性能。
[0009]在一种可能的实现方式中，所述阶梯码编码器包括第一缓存和第二缓存，其中，所述第一缓存存储当前时刻的第二信息序列，所述第二缓存存储前一时刻在所述第一缓存中存储的数据；所述阶梯码编码器用于将所述第一缓存中的第m行数据和所述第二缓存中的第n列数据进行编码，得到第m校验数据，将所述第m校验数据写入所述第一缓存的第m行中，
其中，m和n均为整数，且m的取值对应唯一的n的取值；所述阶梯码编码器将所述第一缓存中的校验数据读出，得到所述第一校验序列。
[0010]在一种可能的实现方式中，在所述第一缓存中数据的行数M大于所述第二缓存中数据的列数N时，所述第二缓存中的数据包括额外的M
‑
N列全0数据，其中，M和N均为正整数。
[0011]在一种可能的实现方式中，所述第一信息序列和所述第二信息序列的长度为512
×
478比特，所述第一校验序列和所述第二校验序列的长度为512
×
32比特。
[0012]第二方面，提供一种编码方法，其特征在于，包括：接收第一信息序列，将所述第一信息序列进行阶梯码误码去相关交织(SEDI)处理，得到第二信息序列；对所述第二信息序列进行阶梯编码，得到第一校验序列；对所述第一校验序列进行阶梯码误码去相关解交织(SEDD)处理，得到第二校验序列；将所述第二校验序列和所述第一信息序列合并输出，或将所述第二校验序列和所述下一时刻的第一信息序列合并输出。
[0013]在一种可能的实现方式中，对第一信息序列执行的交织操作和对第一校验序列执行的交织操作是互逆的，且均以比特为单位进行交织。本实施例可以保证输出序列的系统性，提升码性能。
[0014]在一种可能的实现方式中，对所述第二信息序列进行阶梯编码，得到第一校验序列，具体包括：将第一缓存中的第m行数据和第二缓存中的第n列数据进行编码，得到第m校验数据，将第m校验数据写入所述第一缓存的第m行中，其中，第一缓存存储当前时刻的第二信息序列，第二缓存存储前一时刻在所述第一缓存中存储的数据；m和n均为整数，且m的取值对应唯一的n的取值；将所述第一缓存中的校验数据读出，得到所述第一校验序列。
[0015]在一种可能的实现方式中，在所述第一缓存中数据的行数M大于所述第二缓存中数据的列数N时，所述第二缓存中的数据包括额外的M
‑
N列全0数据，其中，M和N均为正整数。
[0016]在一种可能的实现方式中，所述第一信息序列和所述第二信息序列的长度为512
×
478比特，所述第一校验序列和所述第二校验序列的长度为512
×
32比特。
[0017]第三方面，提供一种编码装置，包括：输入接口，处理器和输出接口，其中，所述处理器，用于通过所述输入接口接收第一信息序列，通过所述输出接口发送合并后的序列；还用于将所述第一信息序列进行阶梯码误码去相关交织(SEDI)处理，得到第二信息序列；对所述第二信息序列进行阶梯编码，得到第一校验序列；对所述第一校验序列进行阶梯码误码去相关解交织(SEDD)处理，得到第二校验序列；将所述第二校验序列和所述第一信息序列合并，或将所述第二校验序列和所述下一时刻的第一信息序列合并。
[0018]在一种可能的实现方式中，对第一信息序列执行的交织操作和对第一校验序列执行的交织操作是互逆的，且均以比特为单位进行交织。本实施例可以保证输出序列的系统性，提升码性能。
[0019]在一种可能的实现方式中，所述处理器对所述第二信息序列进行阶梯编码，得到第一校验序列，具体包括：所述处理器将第一缓存中的第m行数据和第二缓存中的第n列数据进行编码，得到第m校验数据，将第m校验数据写入所述第一缓存的第m行中，其中，所述第一缓存存储当前时刻的第二信息序列，所述第二缓存存储前一时刻在所述第一缓存中存储的数据；m和n均为整数，且m的取值对应唯一的n的取值；将所述第一缓存中的校验数据读出，得到所述第一校验序列。
[0020]在一种可能的实现方式中，在所述第一缓存中数据的行数M大于所述第二缓存中
数据的列数N时，所述第二缓存中的数据包括额外的M
‑
N列全0数据，其中，M和N均为正整数。
[0021]在一种可能的实现方式中，所述第一信息序列和所述第二信息序列的长度为512
×
478比特，所述第一校验序列和所述第二校验序列的长度为512
×
32比特。
[0022]本申请实施例提供的编码装置最终输出的序列中包含的信息序列和校验序列，相对于阶梯码编码器产生的信息序列和校验序列都打乱了位置(也就是进行交织)，因此，可以起到降低噪声本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种编码装置，其特征在于，包括：阶梯码误码去相关交织器(SEDI)，阶梯码译码器，阶梯码误码去相关解交织器(SEDD)，所述SEDI，用于对收到的第一接收信息序列进行SEDI处理，得到第二接收信息序列；所述SEDI，用于对收到的第二接收校验序列进行SEDI处理，得到第一接收校验序列；所述阶梯码译码器，用于对所述第二接收信息序列和所述第一接收校验序列进行阶梯译码，得到第二信息序列；所述SEDD，用于对所述第二信息序列进行SEDD处理，得到第一信息序列并输出；其中，所述第一接收信息序列为所述第一信息序列经过信道传输后得到的序列，所述第二接收校验序列为所述第二校验序列经过信道传输后得到的序列。2.根据权利要求1所述的编码装置，其特征在于，所述SEDI和所述SEDD的操作是互逆的，所述SEDI和所述SEDD对接收的数据以比特为单位进行交织。3.根据权利要求1或2所述的编码装置，其特征在于，所述阶梯码译码器包括第一缓存和第二缓存，其中，所述第一缓存存储当前时刻的第二接收信息序列和第一接收校验序列，所述第二缓存存储所述当前时刻之前至少一个时刻在所述第一缓存中存储的信息数据和校验数据；所述阶梯码译码器用于将所述第一缓存中的第m行数据和所述第二缓存中的第n列数据合并，进行译码，得到译码后的第m行数据和第n列数据，并将所述译码后的第m行数据和第n列数据分别写入所述第一缓存的第m行中，和所述第二缓存的第n列中，其中，m和n均为整数，且m的取值对应唯一的n的取值；所述阶梯码译码器将所述第二缓存中的第一时刻的第二信息序列数据读出，得到第二信息序列，所述第一时刻为所述当前时刻之前的至少一个时刻中的一个时刻。4.根据权利要求3所述的编码装置，其特征在于，在所述第一缓存中数据的行数M大于所述第二缓存中数据的列数N时，所述第二缓存中的数据包括额外的M
‑
N列全0数据，其中，M和N均为正整数。5.根据权利要求1或2所述的编码装置，其特征在于，所述第一信息序列和所述第二信息序列的长度为512
×
478比特，所述第一校验序列和所述第二校验序列的长度为512
×
32比特。6.一种编码方法，其特征在于，包括：接收信息序列，所述信息序列包括第一接收信息序列和第二接收校验序列，分别将所述第一接收信息序列和所述第二接收校验序列进行阶梯码误码去相关交织(SEDI)处理，得到第二接收信息序列和第一接收校验序列；对所述第二接收信息序列和所述第一接收校验序列进行阶梯译码，得到第二信息序列；对所述第二信息序列进行阶梯码误码去相关解交织(SEDD)处理，得到第一信息序列；接收所述第一信息序列并输出，其中，所述第一接收信息序列为所述第一信息序列经过信道传输后得到的序列，所述第二接收校验序列为所述第二校验序列经过信道传输后得到的序列。7.根据权利要求6所述的编码方法，其特征在于，对第一信息序列执行的交织操作和对第一校验序列执行的交织操作是互逆的，且均以比特为单位进行交织。
8.根据权利要求6或7所述的编码方法，其特征在于，对所述第二接收信息序列和所述第一接收校验序列进行阶梯译码，得到第二信息序列，具体包...
【专利技术属性】
技术研发人员：马会肖，符文君，黄科超，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：
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