时钟校准模块、高速接收器及与其相关的校准方法技术

本发明专利技术是为一种时钟校准模块、高速接收器及与其相关的校准方法。将校准方法应用于具有时钟校准模块与取样器的高速接收器。取样器利用取样器输入时钟对等化数据信号进行取样。时钟校准模块包含多个时钟产生电路与一个时钟校准电路。各个时钟产生电路包含：相位内插器、工作周期校正器，以及相位校正器。在校准模式中，相位内插器对参考输入时钟进行内插，据以产生内插后时钟。工作周期校正器根据内插后时钟产生工作周期校正后时钟，且相位校正器根据工作周期校正后时钟产生取样器输入时钟。相位内插器由相位内插器校准信号控制，且相位校正器由相位校正器校准信号控制。器由相位校正器校准信号控制。器由相位校正器校准信号控制。

【技术实现步骤摘要】
时钟校准模块、高速接收器及与其相关的校准方法


[0001]本专利技术是有关于一种时钟校准模块、高速接收器及与其相关的校准方法，且特别是有关于一种可精确地对伴随着分数倍率的时钟信号而产生的相位失真加以调整的时钟校准模块、高速接收器及与其相关的校准方法。

技术介绍

[0002]请参见图1，其是高速通信系统中的信号传输的示意图。时至今日，高速通信系统(例如：串列器(serializer)/解串列器(deserializer)(简称为SerDes)系统)的使用相当广泛。高速通信系统包含传送器11与接收器15。在高速SerDes电路中，接收器15所接收的时钟信号内嵌在输入数据(inDAT)内，且接收器15利用时钟数据还原电路(clock data recovery circuit，简称为CDR)159还原时钟信号。
[0003]传送器11所传送的信号，经过通道13而传送至接收器15。但是，信号经由通道13传送时，可能受影响而失真。因此，接收器15需将输入数据(inDAT)还原。为减少不必要的失真，现已于接收器15开发并采用模拟前端(analog front end，简称为AFE)151(或称为，连续时间线性等化器(continuous
‑
time linear equalizer，简称为CTLE)与决策反馈等化器(decision feedback equalizer，简称为DFE)155。
[0004]接收器15包含AFE 151、取样模块153、决策反馈等化器155、时钟数据还原电路159与解串列器157。在接收器15中，取样模块153、决策反馈等化器155与时钟数据还原电路159共同形成一个回路。取样模块153利用时钟数据还原电路159提供的还原后时钟(edgCLK_cdr、datCLK_cdr)，对等化数据信号(eqDAT)进行取样。接着，取样模块153将产生的取样后边缘输出(sampled edge output)(edgSMP)以及取样后数据输出(datSMP)提供予决策反馈等化器155作为取样后输出。其后，决策反馈等化器155将包含串列边缘输入(serEDGin)与串列数据输入(serDATin)的串列输入(serIN)传送至解串列器157。时钟数据还原电路159根据串列边缘输入(serEDGin)产生还原后时钟(edgCLK_cdr、datCLK_cdr)。接着，时钟数据还原电路159进一步将还原后时钟(edgCLK_cdr、datCLK_cdr)传送至取样模块153。在某些应用中，可不采用决策反馈等化器155，而是自取样模块153直接将取样后边缘输出(edgSMP)与取样后数据输出(datSMP)传送至时钟数据还原电路159及/或解串列器157。
[0005]基于技术的速度、功率与面积等考量下，当前技术的发展趋势是，采用分数倍率(例如，二分之一倍率、四分之一倍率)的架构以提升处理速度。例如，图2所示为采用四分之一倍率的架构的情形。
[0006]请参见图2，其是采用四分之一倍率架构而提升处理速度的示意图。在时钟数据还原电路159与取样模块153间，设置四个并列的路径(P＝4)。这四个并列的路径包含：第一路径(PATH1)(p＝1)、第二路径(PATH2)(p＝2)、第三路径(PATH3)(p＝3)，以及第四路径(PATH4)(p＝4)。
[0007]在本文中，变数p、P为正整数，且变数P等于2的幂次。变数P代表边缘
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数据时钟配对的总数量。变数p代表选定的边缘
‑
数据时钟配对(或称为时钟产生路径，以下称为路径)。
因此，变数p小于或等于变数P(p≤P)。
[0008]如表1所示，每一个路径对应于一个还原后的边缘
‑
数据时钟配对与一个取样器输入边缘
‑
数据的时钟配对。
[0009]表1
[0010][0011]每一个还原后的边缘
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数据时钟配对包含一个还原后的边缘时钟与一个还原后的数据时钟，且每一个取样器输入的边缘
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数据时钟配对包含一个边缘取样器的输入时钟与一个数据取样器的输入时钟。例如，与第一路径(PATH1)对应的边缘
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数据时钟配对包含：还原后的边缘时钟(edg1CLK_cdr)与还原后的数据时钟(dat1CLK_cdr)。与第一路径(PATH1)对应的取样器输入的边缘
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数据时钟配对包含：边缘取样器的输入时钟(edg1CLK_in)与数据取样器的输入时钟(dat1CLK_in)。
[0012]请参见图3，其是采用四分之一倍率的架构时，还原后的边缘/数据时钟的相位的波形图。其中，横轴代表时间，纵轴代表四个还原后的边缘
‑
数据时钟配对。在各个时点t1～t9之间的间距彼此等长。
[0013]在四分之一倍率的架构中，等化数据信号(eqDAT)的周期长度(T
eqDAT
)，等于还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的周期长度(T
CLK
)的四分之一。即，T
CLK
＝4*T
eqDAT
。
[0014]还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的周期长度(T
CLK
)虽然彼此等长，但彼此间存在45
°
的相位间隔。例如，还原后的边缘时钟edg1CLK_cdr在时点t1为上升缘(相位＝0
°
)；还原后的数据时钟dat1CLK_cdr在时点t2为上升缘(相位＝45
°
)；还原后的边缘时钟edg2CLK_cdr在时点t3为上升缘(相位＝90
°
)，其余类推。
[0015]请参见图4，其是采用四分之一倍率的架构时，理想取样器输入时钟edg1CLK_in(IDEAL)～edg4CLK_in(IDEAL)、dat1CLK_in(IDEAL)～dat4CLK_in(IDEAL)，以及失真取样器输入时钟edg1CLK_in(DIST)～edg4CLK_in(DIST)、dat1CLK_in(DIST)～dat4CLK_in(DIST)的相位平面的示意图。如图4所示，相位平面被纵轴、横轴、左上
‑
右下的斜线，以及右上
‑
左下的斜线区分为2*R＝8个相位等份。这8个相位等份的每一个相位等份所对应的相位均为360
°
/(2*R)＝45
°
。
[0016]图4绘示采用四分之一倍率的架构时，理想取样器输入时钟edg本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟校准模块，电连接于一第一取样器，其中该第一取样器利用一第一取样器输入时钟对一等化数据信号进行取样，并据以产生一第一取样后输出，其中该时钟校准模块是包含：一时钟产生模块，包含R个时钟产生电路，其中该R个时钟产生电路中的一第一时钟产生电路是包含：一第一相位内插器，其是对一第一参考输入时钟进行内插，并据以产生一第一内插后时钟，其中该第一内插后时钟的相位是由一第一相位内插器校准信号调整；一第一工作周期校正器，电连接于该第一相位内插器，其是根据该第一内插后时钟而产生一第一工作周期校正后时钟；以及一第一相位校正器，电连接于该第一工作周期校正器与该第一取样器，其是根据该第一工作周期校正后时钟产生该第一取样器输入时钟，其中该第一取样器输入时钟的相位是由一第一相位校正器校准信号调整；以及一相位控制电路，包含：一相位内插器设定元件，电连接于该第一相位内插器，其是因应一第一回授输出的状态而产生该第一相位内插器校准信号；以及一相位校正器设定元件，电连接于该第一相位校正器，其是因应该第一回授输出的状态而产生该第一相位校正器校准信号，其中该第一回授输出是源自于该第一取样后输出。2.如权利要求1所述的时钟校准模块，其中该时钟校准模块是电连接于一第r取样器，且该第r取样器是以一第r取样器输入时钟对该等化数据信号进行取样，并据以产生一第r取样后输出，其中，在该R个时钟产生电路中的一第r时钟产生电路是包含：一第r相位内插器，电连接于该相位内插器设定元件，其是对一第r参考输入时钟进行内插，并据以产生一第r内插后时钟，其中该第r内插后时钟的相位是由一第r相位内插器校准信号调整，其中该相位内插器设定元件是因应一第r回授输出而产生该第r相位内插器校准信号，且该第一参考输入时钟与该第r参考输入时钟是源自于一原始时钟；一第r工作周期校正器，电连接于该第r相位内插器，其是根据该第r内插后时钟而产生一第r工作周期校正后时钟；以及一第r相位校正器，电连接于该相位校正器设定元件、该第r工作周期校正器与该第r取样器，其是根据该第r工作周期校正后时钟而产生该第r取样器输入时钟，其中该第r取样器输入时钟的相位是由一第r相位校正器校准信号调整，且该相位校正器设定元件根据该第r回授输出的状态而产生该第r相位校正器校准信号，其中该第r回授输出是源自于该第r取样后输出。3.如权利要求2所述的时钟校准模块，其中r与R为正整数，r大于1，且r小于或等于R。4.如权利要求2所述的时钟校准模块，其中该时钟校准模块是操作于一校准模式，且该校准模式是包含：一第一第一阶段，在该第一第一阶段的期间，将该第一相位内插器的一第一相位内插器编码设定为一初步相位内插器编码，并将该第一相位校正器的一第一相位校正器编码设定为一预设相位校正器编码；一第二第一阶段，在该第二第一阶段的期间，该第一相位内插器编码等于，该初步相位
内插器编码与经由该第一相位内插器校准信号所传送的一第一补偿用相位内插器编码的总和，其中该相位内插器设定元件是根据该第一回授输出在一个周期的状态而决定该第一补偿用相位内插器编码；以及一第三第一阶段，在该第三第一阶段的期间，该第一相位校正器编码等于，该预设相位校正器编码与经由该第一相位校正器校准信号所传送的一第一补偿用相位校正器编码的总和，其中该相位校正器是根据该第一回授输出在多个周期的状态而决定该第一补偿用相位校正器编码。5.如权利要求4所述的时钟校准模块，其中该第一相位校正器包含2*N个延迟单元，且该预设相位校正器编码等于N，其中N为一正整数。6.如权利要求4所述的时钟校准模块，其中在该第二第一阶段的该第一相位内插器编码，等于在该第三第一阶段的该第一相位内插器编码。7.如权利要求6所述的时钟校准模块，其中当该时钟校准模块操作于一正常模式时，该第一相位内插器是同时由一时钟数据还原电路以一还原器设定编码所设定，以及由该第一相位内插器校准信号以在该第二第一阶段的该第一相位内插器编码所设定；以及该第一相位校正器是由该第一相位校正器校准信号以在该第三第一阶段的该第一相位校正器编码所设定。8.如权利要求4所述的时钟校准模块，其中该校准模式还包含：一第一第r阶段，在该第一第r阶段的期间，该第r相位内插器的一第r相位内插器编码被设定为一预设相位内插器编码，且将该第r相位校正器的一第r相位校正器编码被设定为该预设相位校正器编码；一第二第r阶段，在该第二第r阶段的期间，该第r相位内插器校准信号将该第r相位内插器编码设定为，该预设相位内插器编码与一第r暂时性相位内插器编码的总和，其中该第r暂时性相位内插器编...

【专利技术属性】
技术研发人员：维诺德，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：