一种限流电路制造技术

本发明专利技术提供了一种限流电路，涉及功率开关的限流领域。该限流电路包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压。本发明专利技术能够降低限流电路的功耗。本发明专利技术能够降低限流电路的功耗。本发明专利技术能够降低限流电路的功耗。

【技术实现步骤摘要】
一种限流电路


[0001]本专利技术涉及功率开关的限流领域，特别是涉及一种限流电路。

技术介绍

[0002]在电源领域，由于存在输出电压端短路、功耗过大等异常状况，因此开关限流或者短路保护，是电源器件、电源芯片或者电源系统需要具备的基本功能。同时，由于AIOT以及可穿戴设备等超低功耗要求的设备不断普及，对电源芯片的静态功耗要求也越来越高。而如图1
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图2所示的现有的限流电路，普遍需要电流检测电路，电流检测电路通过功率管比例镜像或者增加检流电阻的方式检测电流；然后使用运算放大器将检流信号和预设参考电压进行比较，将差值放大，然后用放大器输出信号控制功率管MOS栅源电压（VGS）或BJT的发射结电压（VEB），改变功率MOS电阻或者BJT的输出电流，从而将电流限定在预设的保护门限。由于现有限流电路需要检流电路，运算放大器，参考电压等电路，因此电路结构复杂，限流电路自耗电也较大，因此很难实现极低功耗的限流电路。

技术实现思路

[0003]本专利技术的目的是提供一种限流电路，以解决现有限流电路功耗大的问题。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种限流电路，包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；
[0006]所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；
[0007]所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压。
[0008]可选的，所述共栅极放大器，具体包括：晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4以及晶体管Q5；
[0009]所述晶体管Q1的源极和衬底连接到一起，并连接电阻R2的一端；所述晶体管Q1的栅极和漏极短接，且所述晶体管Q1的栅极和漏极连接所述晶体管Q2的栅极以及所述晶体管Q4的漏极；
[0010]所述晶体管Q2的源极和衬底连接所述功率管电流检测电路，所述晶体管Q2的漏极连接所述晶体管Q5的漏极和所述驱动电路模块中的晶体管Q7的栅极；
[0011]参考电流连接所述晶体管Q3的栅极、所述晶体管Q3的漏极、所述晶体管Q4的栅极、所述晶体管Q5的栅极以及晶体管Q6的栅极；所述晶体管Q3的源极和衬底连接到地；所述晶体管Q3的栅极和漏极短接连接到参考电流；
[0012]所述晶体管Q4的栅极连接到所述晶体管Q3的栅极、所述晶体管Q5的栅极和所述晶体管Q6的栅极；所述晶体管Q4的源极和衬底连接到地；
[0013]所述晶体管Q5的栅极连接所述晶体管Q3的栅极和漏极，同时连接所述晶体管Q4和所述晶体管Q6的栅极；所述晶体管Q5的源极和衬底连接到地；
[0014]所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接到所述驱动电路模块中晶体管Q7的源极；所述晶体管Q6的源极和衬底连接到地。
[0015]可选的，所述功率管电流检测电路模块，具体包括：电阻R1、电阻R2以及检流管Qsense；
[0016]所述电阻R2的另一端分别与所述驱动电路模块以及所述电阻R1的一端相连接；
[0017]所述检流管Qsense的栅极连接功率管的栅极、所述驱动电路模块中电阻R3的一端以及晶体管Q7的漏极；所述检流管Qsense的漏极连接所述功率管的漏极以及输出电压端；所述检流管Qsense的源极和衬底连接到所述电阻R1的一端和所述晶体管Q2的源极和衬底，所述电阻R1的另一端连接到输入电压端；所述检流管Qsense与所述功率管形成比例关系。
[0018]可选的，所述驱动电路模块，具体包括：电阻R3、晶体管Q6以及晶体管Q7；
[0019]当所述检流管Qsense为PMOS时，所述功率管为功率管QP；
[0020]所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；
[0021]所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述电阻R3的一端和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地。
[0022]可选的，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9以及晶体管Q10；
[0023]当所述检流管Qsense为PMOS时，所述功率管为功率管QP；
[0024]所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；
[0025]所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述晶体管Q10的漏极和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地；
[0026]所述晶体管Q8的栅极连接所述晶体管Q3的栅极；所述晶体管Q8的源极和衬底连接到地；所述晶体管Q8的漏极连接所述晶体管Q9的栅极和漏极；
[0027]所述晶体管Q9的栅极和漏极短接，且所述晶体管Q9的栅极和漏极连接所述晶体管Q8的漏极；所述晶体管Q9的栅极连接所述晶体管Q10的栅极；所述晶体管Q9的源极和衬底连接到输入电压端；
[0028]所述晶体管Q10的栅极连接所述晶体管Q9的栅极；所述晶体管Q10的源极和衬底连接到所述输入电压端；所述晶体管Q10的漏极连接到所述功率管QP和所述检流管Qsense的栅极，且所述晶体管Q10的漏极还连接所述晶体管Q7的漏极。
[0029]可选的，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8以及晶体管Q9；
[0030]当所述检流管Qsense为PMOS时，所述功率管为功率管QP；
[0031]所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接所述晶体管Q9的漏极、所述检流管Qsense的栅极和所述功率管QP的栅极；所述晶体管Q6的源极和衬底连接到地；
[0032]所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；Q7的源极和衬底连接到地；所述晶体管Q7的漏极连接所述晶体管Q8的栅极和漏极；
[0033]所述晶体管Q8的栅极和漏极短接，且所述晶体管Q8的栅极和漏极连接所述晶体管Q7的漏极和所述晶体管Q9的栅极；所述晶体管Q8的源极和衬底连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种限流电路，其特征在于，包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压。2.根据权利要求1所述的限流电路，其特征在于，所述共栅极放大器，具体包括：晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4以及晶体管Q5；所述晶体管Q1的源极和衬底连接到一起，并连接电阻R2的一端；所述晶体管Q1的栅极和漏极短接，且所述晶体管Q1的栅极和漏极连接所述晶体管Q2的栅极以及所述晶体管Q4的漏极；所述晶体管Q2的源极和衬底连接所述功率管电流检测电路，所述晶体管Q2的漏极连接所述晶体管Q5的漏极和所述驱动电路模块中的晶体管Q7的栅极；参考电流连接所述晶体管Q3的栅极、所述晶体管Q3的漏极、所述晶体管Q4的栅极、所述晶体管Q5的栅极以及晶体管Q6的栅极；所述晶体管Q3的源极和衬底连接到地；所述晶体管Q3的栅极和漏极短接连接到参考电流；所述晶体管Q4的栅极连接到所述晶体管Q3的栅极、所述晶体管Q5的栅极和所述晶体管Q6的栅极；所述晶体管Q4的源极和衬底连接到地；所述晶体管Q5的栅极连接所述晶体管Q3的栅极和漏极，同时连接所述晶体管Q4和所述晶体管Q6的栅极；所述晶体管Q5的源极和衬底连接到地；所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接到所述驱动电路模块中晶体管Q7的源极；所述晶体管Q6的源极和衬底连接到地。3.根据权利要求2所述的限流电路，其特征在于，所述功率管电流检测电路模块，具体包括：电阻R1、电阻R2以及检流管Qsense；所述电阻R2的另一端分别与所述驱动电路模块以及所述电阻R1的一端相连接；所述检流管Qsense的栅极连接功率管的栅极、所述驱动电路模块中电阻R3的一端以及晶体管Q7的漏极；所述检流管Qsense的漏极连接所述功率管的漏极以及输出电压端；所述检流管Qsense的源极和衬底连接到所述电阻R1的一端和所述晶体管Q2的源极和衬底，所述电阻R1的另一端连接到输入电压端；所述检流管Qsense与所述功率管形成比例关系。4.根据权利要求3所述的限流电路，其特征在于，所述驱动电路模块，具体包括：电阻R3、晶体管Q6以及晶体管Q7；当所述检流管Qsense为PMOS时，所述功率管为功率管QP；所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；
所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述电阻R3的一端和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地。5.根据权利要求3所述的限流电路，其特征在于，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9以及晶体管Q10；当所述检流管Qsense为PMOS时，所述功率管为功率管QP；所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所...

【专利技术属性】
技术研发人员：邓琴，李进，
申请(专利权)人：珠海智融科技股份有限公司，
类型：发明
国别省市：