一种动态锁存比较器制造技术

本实用新型专利技术提供了一种动态锁存比较器，动态锁存器包括锁存器电路和标志信号产生电路，锁存器电路具体为双输入双输出的锁存器电路，动态锁存器还包括用于对锁存器电路的两个输出进行对应缓冲的第一电平判决电路和第二电平判决电路，还包括用于对标志信号产生电路的输出进行缓冲的第三电平判决电路。本实用新型专利技术解决了在量化过程中比较器输入失调电压过大的问题，提高了比较器的增益，降低了输入失调电压，且能够驱动较大的电流，降低了动态失调的影响。的影响。的影响。

【技术实现步骤摘要】
一种动态锁存比较器


[0001]本技术主要涉及通信设备
，具体涉及一种动态锁存比较器。

技术介绍

[0002]随着通信和多媒体技术应用领域逐渐增多，数字信号处理技术得到了迅猛发展，因此，作为模拟系统和数字系统之间的桥梁，模数转换器(ADC)面临更高难度的挑战。高性能比较器是大多数模数转换器最基本的组成部分之一，它很大程度上影响模数转换器的各项性能参数，如速度、精度、功耗等。比较器的失调可以分为静态失调和动态失调。静态失调是由器件的失配产生，可以通过修改器件的尺寸来降低比较器的静态失调电压。动态失调则是由比较器的共模改变引起。理想情况下，比较器增益无限大，即精度无限高，能够精确识别输入信号，得到准确无误的量化结果。然而在实际量化过程中，比较器的输入输出负载电容发生变化，导致比较器的输入共模电平发生变化，引起失调，对比较器的动态性能产生严重影响。

技术实现思路

[0003]本技术所要解决的技术问题是针对现有技术的不足，提供一种动态锁存比较器，可以解决在量化过程中比较器输入失调电压过大的问题。
[0004]本技术解决上述技术问题的技术方案如下：一种动态锁存比较器,所述动态锁存器包括锁存器电路和标志信号产生电路，所述锁存器电路具体为双输入双输出的锁存器电路，所述动态锁存器还包括用于对所述锁存器电路的两个输出进行对应缓冲的第一电平判决电路和第二电平判决电路，还包括用于对所述标志信号产生电路的输出进行缓冲的第三电平判决电路；
[0005]所述锁存器电路的电源端、所述标志信号产生电路的电源端、所述第一电平判决电路的电源端、所述第二电平判决电路的电源端以及所述第三电平判决电路的电源端均连接在电源上，所述锁存器电路的接地端、所述标志信号产生电路的接地端、所述第一电平判决电路的接地端、所述第二电平判决电路的接地端以及所述第三电平判决电路的接地端均接地；
[0006]所述锁存器电路的两个输出端分别对应与所述第一电平判决电路的输入端以及所述第二电平判决电路的输入端连接，所述第一电平判决电路的输出端以及所述第二电平判决电路的输出端均与所述标志信号产生电路的输入端连接，所述标志信号产生电路的输出端与所述三电平判决电路的输入端连接。
[0007]本技术的有益效果是：通过电平判决电路、锁存器电路和标志信号产生电路解决了在量化过程中比较器输入失调电压过大的问题，提高了比较器的增益，降低了输入失调电压，且能够驱动较大的电流，降低了动态失调的影响。
[0008]在上述技术方案的基础上，本技术还可以做如下改进。
[0009]进一步，所述锁存器电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五
MOS管、第六MOS管、第七MOS管、第八MOS管、第一控制开关、第二控制开关和第三控制开关；其中，所述第一MOS管、所述第二MOS管、所述第六MOS管和所述第八MOS管为PMOS管，所述第三MOS管、所述第四MOS管、所述第五MOS管和所述第七MOS管为NMOS管，所述第一控制开关和所述第二控制开关均为NMOS管，所述第三控制开关为PMOS管；所述第六MOS管的源极、所述第三控制开关的源极和所述第八MOS管的源极均连接在电源上，所述第三MOS管的源极、所述第四MOS管的源极、所述第一控制开关的源极、所述第二控制开关的源极、所述第五MOS管的源极、所述第七MOS管的源极均接地，所述第一控制开关的栅极、所述第二控制开关的栅极以及所述第三控制开关的栅极均用于接入时钟信号，所述第一MOS管的栅极和所述第二MOS管的栅极用于对应接入两个输入信号，所述第一MOS管的源极、所述第三控制开关的漏极以及所述第二MOS管的源极相连在一起，所述第一MOS管的漏极、所述第三MOS管的漏极、所述第四MOS管的栅极、所述第一控制开关的漏极、所述第五MOS管的栅极以及所述第六MOS管的栅极相连在一起，所述第二MOS管的漏极、所述第三MOS管的栅极、所述第四MOS管的漏极、所述第二控制开关的漏极、所述第七MOS管的栅极以及所述第八MOS管的栅极相连在一起，所述第五MOS管的漏极和所述第六MOS管的漏极相连并构成所述锁存器电路的一输出端，所述第七MOS管的漏极和所述第八MOS管的漏极相连并构成所述锁存器电路的另一输出端。
[0010]采用上述进一步方案的有益效果是：能够根据比较输入差分对的大小，将一个输出强制为高电平，另一个强制为低电平,并能够将比较器和标志信号valid复位为高电平或比较输入差分对的大小，解决了在量化过程中比较器输入失调电压过大的问题。
[0011]进一步，所述第一电平判决电路包括第九MOS管、第十MOS管、第十一MOS管和第十二MOS管；其中，所述第九MOS管和所述第十一MOS管为NMOS管，所述第十MOS管和所述第十二MOS管为PMOS管；所述第十MOS管的源极以及所述第十二MOS管的源极均连接在电源上，所述第九MOS管的源极以及所述第十一MOS管的源极均接地，所述第九MOS管的栅极与所述第十MOS管的栅极相连并构成所述第一电平判决电路的输入端，所述第九MOS管的漏极、所述第十MOS管的漏极、所述第十一MOS管的栅极以及所述第十二MOS管的栅极相连在一起，所述第十一MOS管的漏极与所述第十二MOS管的漏极相连并构成所述第一电平判决电路的输出端。
[0012]采用上述进一步方案的有益效果是：能够对比较器的输出信号起缓冲作用，提高了比较器的增益，从而达到降低输入失调电压的目的。
[0013]进一步，所述第二电平判决电路包括第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管；其中，所述第十三MOS管和所述第十五MOS管为NMOS管，所述第十四MOS管和所述第十六MOS管为PMOS管；所述第十四MOS管的源极和所述第十六MOS管的源极均连接在电源上，所述第十三MOS管的源极和所述第十五MOS管的源极均接地，所述第十三MOS管的漏极、所述第十四MOS管的漏极、所述第十五MOS管的栅极以及所述第十六MOS管的栅极相连在一起，所述第十三MOS管的栅极和所述第十四MOS管的栅极相连并构成所述第二电平判决电路的输入端，所述第十五MOS管的漏极和所述第十六MOS管的漏极相连并构成所述第二电平判决电路的输出端。
[0014]采用上述进一步方案的有益效果是：对锁存器起缓冲作用，能够把锁存器电路输出的信号转化成逻辑电平0和1，通过将锁存器的输出端拉到0
‑
vdda，提高比较器的增益，达到降低输入失调电压的目的。
[0015]进一步，所述标志信号产生电路包括第十七MOS管、第十八MOS管、第十九MOS管和第二十MOS管；其中，所述第十七MOS管和所述第十八MOS管为PMOS管，所述第十九MOS管和所述第二十MOS管为NMOS管；所述第十七MOS管的源极和所述第十八MOS管的源极均连接在电源上，所述第二十MOS管的源极接地，所述第十九MOS管的源极和所述第二十MOS管的漏极相连在一起，所述第十八MOS管的栅极和所述第十九MOS管的栅极相连并构成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种动态锁存比较器,其特征在于，动态锁存器包括锁存器电路和标志信号产生电路，所述锁存器电路具体为双输入双输出的锁存器电路，所述动态锁存器还包括用于对所述锁存器电路的两个输出进行对应缓冲的第一电平判决电路和第二电平判决电路，还包括用于对所述标志信号产生电路的输出进行缓冲的第三电平判决电路；所述锁存器电路的电源端、所述标志信号产生电路的电源端、所述第一电平判决电路的电源端、所述第二电平判决电路的电源端以及所述第三电平判决电路的电源端均连接在电源上，所述锁存器电路的接地端、所述标志信号产生电路的接地端、所述第一电平判决电路的接地端、所述第二电平判决电路的接地端以及所述第三电平判决电路的接地端均接地；所述锁存器电路的两个输出端分别对应与所述第一电平判决电路的输入端以及所述第二电平判决电路的输入端连接，所述第一电平判决电路的输出端以及所述第二电平判决电路的输出端均与所述标志信号产生电路的输入端连接，所述标志信号产生电路的输出端与所述三电平判决电路的输入端连接。2.根据权利要求1所述的一种动态锁存比较器，其特征在于，所述锁存器电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第一控制开关、第二控制开关和第三控制开关；其中，所述第一MOS管、所述第二MOS管、所述第六MOS管和所述第八MOS管为PMOS管，所述第三MOS管、所述第四MOS管、所述第五MOS管和所述第七MOS管为NMOS管，所述第一控制开关和所述第二控制开关均为NMOS管，所述第三控制开关为PMOS管；所述第六MOS管的源极、所述第三控制开关的源极和所述第八MOS管的源极均连接在电源上，所述第三MOS管的源极、所述第四MOS管的源极、所述第一控制开关的源极、所述第二控制开关的源极、所述第五MOS管的源极、所述第七MOS管的源极均接地，所述第一控制开关的栅极、所述第二控制开关的栅极以及所述第三控制开关的栅极均用于接入时钟信号，所述第一MOS管的栅极和所述第二MOS管的栅极用于对应接入两个输入信号，所述第一MOS管的源极、所述第三控制开关的漏极以及所述第二MOS管的源极相连在一起，所述第一MOS管的漏极、所述第三MOS管的漏极、所述第四MOS管的栅极、所述第一控制开关的漏极、所述第五MOS管的栅极以及所述第六MOS管的栅极相连在一起，所述第二MOS管的漏极、所述第三MOS管的栅极、所述第四MOS管的漏极、所述第二控制开关的漏极、所述第七MOS管的栅极以及所述第八MOS管的栅极相连在一起，所述第五MOS管的漏极和所述第六MOS管的漏极相连并构成所述锁存器电路的一输出端，所述第七MOS管的漏极和所述第八MOS管的漏极相连并构成所述锁存器电路的另一输出端。3.根据权利要求1所述的一种动态锁存比较器，其特征在于，所述第一电平判决电路包括第九MOS管、第十MOS管、第十一MOS管和第十二MOS管；其中，所述第九MOS管和所述第十一MOS管为NMOS管，所述第十MOS管和所述第十二M...

【专利技术属性】
技术研发人员：秦文清，唐宁，
申请(专利权)人：桂林电子科技大学，
类型：新型
国别省市：